《微型计算机原理与接口技术》课件第2章.ppt

1、第2章 微处理器与系统总线 2.1 Intel 8086/8088微处理器的结构微处理器的结构2.1.1 8086的基本结构与功能的基本结构与功能8086的结构由总线接口单元(Bus Interface Unit，BIU)和执行单元(Execution Unit，EU)组成。BIU主要负责CPU内部与存储器和I/O接口之间的信息传送，包括取指令、传送指令时将执行所需的操作数传送到EU，以及将EU的执行结果传送到内存或I/O接口。EU则主要负责分析和执行指令，并产生相应的控制信号。8086的基本结构如图2.1所示。第2章 微处理器与系统总线 图2.1 8086的基本结构第2章 微处理器与系统总线

2、 1.总线接口单元总线接口单元总线接口单元(BIU)的功能是负责CPU与存储器、I/O端口之间的信息传送。总线接口单元负责从内存中取指令送到指令队列。CPU执行指令时，总线接口单元从指定的内存单元或者外设端口中取数据，将数据传送给执行单元，或者把执行单元的操作结果传送到指定的内存单元或外设端口中。BIU根据执行单元EU得到的16位偏移地址和16位段寄存器提供的16位段地址，通过地址加法器产生20位物理地址，然后对存储器或I/O端口进行读/写操作。第2章 微处理器与系统总线 总线接口单元由下列各部分组成：(1)4个16位段地址寄存器。代码段寄存器CS(Code Segment)存放程序代码段起始

3、地址(20位物理地址)的高16位；数据段寄存器DS(Data Segment)存放数据段起始地址的高16位；堆栈段寄存器SS(Stack Segment)存放堆栈段起始地址的高16位；附加段寄存器ES(Extra Segment)存放附加数据段起始地址的高16位。(2)16位的指令指针寄存器IP。16位指令指针寄存器IP用于存放下一条预取指令的偏移地址。其基本工作过程是：取指令时，IP将其中的值作为指令的偏移地址，该地址与CS寄存器中的值组合生成指令的物理地址，然后CPU按照该物理地址读取指令，同时IP本身自动加1。第2章 微处理器与系统总线(3)20位的地址加法器。20位的地址加法器用于将段

4、地址(16位)与偏移地址(16位)合成为20位的物理地址。(4)指令队列。指令队列用来存放预先从主存取出的指令。通过总线接口单元中的指令队列可实现流水操作。2.执行单元执行单元执行单元(EU)主要由算术逻辑单元(ALU)、通用寄存器、指令指针寄存器、标志寄存器、暂存寄存器、指令译码器和控制电路等部分组成。其主要功能就是执行指令。执行指令的过程首先是指令译码，即从BIU的指令队列中取出指令码，在执行单元EU中翻译成可直接执行的微指令码，然后根据对指令译码后所得到的微指令码，向各有关部件发出相应的控制信号，完成指令规定的功能。指令要完成的各种运算处理由算术逻辑单元(ALU)和有关的寄存器实现。第2

5、章 微处理器与系统总线 在指令的执行过程中如果需要和存储器交换数据，那么就要向BIU发出总线请求，同时将指令直接提供的或者计算出来的逻辑地址中的偏移量送往BIU，由BIU计算出相应的物理地址。在执行指令时不仅要使用算术逻辑单元(ALU)，同时还要配合使用相关的通用寄存器和标志寄存器，来提供操作数、存放运算的中间结果、反映运算结果的状态标志等等。因此，对通用寄存器的使用管理也是EU的任务。第2章 微处理器与系统总线 总线接口单元和执行单元大部分的操作是可以并行的，可以同时进行读/写操作和执行指令操作。这样就减少了微处理器取指令所需要等待的时间，从而提高了微处理器执行指令的速度，这便是流水线结构的

6、雏形。例如总线接口单元从存储器中预先取出一些指令存放在指令队列中，这样执行单元就不必等待总线接口单元去取指令，从而实现了流水线操作，如图2.2所示。流水线工作方式减少了CPU的等待时间，提高了微处理器的利用率和整个系统的效率。第2章 微处理器与系统总线 图2.2 流水线工作方式第2章 微处理器与系统总线 2.1.2 8086的内部寄存器的内部寄存器寄存器是CPU内部的重要组成部分，寄存器具有非常高的读/写速度，所以寄存器之间的数据传送非常快。CPU对存储器中的数据进行处理时，通常需要先把数据取到内部寄存器中再作处理。8086 CPU中有14个十六位的寄存器。这14个寄存器按用途可分为通用寄存器

7、、控制寄存器和段寄存器三大类。8086寄存器的结构如图2.3所示。第2章 微处理器与系统总线 图2.3 8086寄存器结构第2章 微处理器与系统总线 1.通用寄存器通用寄存器通用寄存器共8个16位的寄存器：AX、BX、CX、DX、SP、BP、SI及DI。其中包括四个数据寄存器，两个地址指针寄存器和两个变址寄存器。1)通用数据寄存器AX、BX、CX、DX通用数据寄存器既可以用作16位的寄存器，也可分为8位的独立寄存器AL、AH、BL、BH、CL、CH、DL和DH使用。通用数据寄存器既可以存放指令所需的操作数，也可存放运算后的结果，具有通用性，使用灵活。8086/8088 CPU的14个寄存器中除

8、了这4个16位寄存器能分别当做两个8位寄存器来用之外，其他寄存器都不能如此使用。第2章 微处理器与系统总线 这4个通用数据寄存器除通用功能外，还有如下专门用途。AX(Accumulator)累加器，主要用于算术逻辑运算。用该寄存器存放运算结果可使指令简化，提高指令的执行速度。此外，所有的I/O指令都使用该寄存器与外设端口交换信息。BX(Base)基址寄存器，8086/8088 CPU中有两个基址寄存器BX和BP。BX用来存放内存数据段中操作数的偏移地址，BP用来存放堆栈段中操作数的偏移地址。第2章 微处理器与系统总线 CX(Counter)计数寄存器，常用来保存计数值，在移位指令、循环指令和串

9、操作指令中作计数器使用。在设计循环程序时使用该寄存器存放循环次数，可使程序指令简化，有利于提高程序的运行速度。DX(Data)数据寄存器，在寄存器间接寻址的I/O指令中存放I/O端口地址。在做双字长乘除法运算时，DX与AX一起存放一个双字长操作数，其中DX存放高16位数据，AX存放低16位数据。第2章 微处理器与系统总线 2)地址指针寄存器SP、BPSP(Stack Pointer)堆栈指针寄存器，和堆栈段寄存器SS一起用来确定栈顶的地址。在使用堆栈操作指令(PUSH或POP)对堆栈进行操作时，每执行一次进栈或出栈操作，系统会自动将SP的内容减2或加2，以使其始终指向栈顶。BP(Base Po

10、inter)基址寄存器，作为通用寄存器，它可以用来存放数据，但更重要的用途是存放操作数在堆栈段内的偏移地址，和堆栈段寄存器SS一起用来确定堆栈段中的任意存储单元的地址。第2章 微处理器与系统总线 3)变址寄存器SI、DISI(Source Index)源变址寄存器，用来存放源操作数的偏移地址，与数据段寄存器DS联用，以确定源操作数在数据段中的存储单元地址。在串操作指令中SI拥有自增和自减的变址功能。DI(Destination Index)目的变址寄存器，用来存放目的操作数的偏移地址，与附加段寄存器ES联用，以确定目的操作数在附加段中的存储单元地址。在串操作指令中DI拥有自增和自减的变址功能。

11、第2章 微处理器与系统总线 2.控制寄存器控制寄存器1)指令指针IP指令指针IP(Instruction Pointer)是一个16位的专用控制寄存器，用来存放下一条预取指令的偏移地址，与代码段寄存器CS联用。CS存放代码段的基地址，IP存放段内偏移量。当BIU从内存中取出一个字节后，IP自动加1，指向下一条指令代码。用户程序不能直接访问IP。2)标志寄存器FR标志寄存器FR(Flags Register)是一个按位定义的16位寄存器。在8086中只使用了FR中的9位，其中6位是状态标志，3位是控制标志，如图2.4所示。第2章 微处理器与系统总线 图2.4 8086状态标志寄存器各位含义第2章

12、 微处理器与系统总线 3.段寄存器段寄存器为了对1 M个存储空间进行管理，8086/8088对存储器进行分段管理，即将程序代码和数据分别放在代码段、数据段、堆栈段或附加数据段中，每个段最多可达64K个存储单元。段地址分别放在对应的段寄存器中，代码或数据在段内的偏移地址由有关的寄存器或立即数给出。8086 CPU共有4个16位的段寄存器，用来存放每一个逻辑段的段起始地址。1)代码段寄存器CSCS用来存储程序当前使用的代码段的段地址。CS的内容左移4位再加上指令指针寄存器IP的内容就是下一条要读取的指令在存储器中的物理地址。第2章 微处理器与系统总线 2)数据段寄存器DSDS用来存放程序当前使用的

13、数据段的段地址。DS的内容左移4位再加上按指令中存储器寻址方式给出的偏移地址即可得到对数据段指定单元进行读/写的物理地址。3)堆栈段寄存器SSSS用来存放程序当前所使用的堆栈段的段地址。堆栈是存储器中开辟的按先进后出原则组织的一个特殊存储区，主要用于调用子程序或执行中断服务程序时保护断点和现场。4)附加数据段寄存器ESES用来存放程序当前使用的附加数据段的段地址。附加数据段用来存放字符串操作时的目的字符串。第2章 微处理器与系统总线 2.1.3 8086/8088存储器与存储器与I/O组织组织1.内存地址分段与合成内存地址分段与合成8086/8088系统的20位地址线可寻址1 MB字节的存储空

14、间，其中任何一个内存单元都有一个20位的地址，称为内存单元的物理地址。访问的内存单元在多数情况下都要通过寄存器间接寻址，而8086/8088 CPU内部寄存器只有16位，可寻址216=64KB。为了解决这一矛盾，8086/8088 CPU采用了将存储器地址空间分段的方法，即将1MB空间划分成若干个逻辑段，每个逻辑段的最大长度为64KB，然后用段起始地址加上偏移地址来访问物理存储器。段基址放在段寄存器中，因为8086/8088 CPU中有4个段寄存器，所以它可以同时访问4个存储段。段与段之间可以重合、重叠、紧密连接或间隔分开。分段示意如图2.5所示。第2章 微处理器与系统总线 图2.5 内存分段

15、示意图第2章 微处理器与系统总线 把段起始地址的高16位称为段基址，相对于段起始地址的一个偏移量称为偏移地址(也叫有效地址)。把“段基址：偏移地址”的表示形式称为存储单元的逻辑地址，逻辑地址也是编程时采用的地址形式。物理地址是内存的绝对地址，为00000HFFFFFH，是CPU访问内存的实际寻址地址。物理地址和逻辑地址的关系为：物理地址=段基址16+偏移地址物理地址在BIU的地址加法器中形成。“段基址16”相当于段基址左移4位(或在段基址后面加4个0)，然后再与偏移地址相加，得到20位的物理地址。物理地址的计算如图2.6所示。第2章 微处理器与系统总线 图2.6 内存物理地址的计算第2章 微处

16、理器与系统总线【例例2.1】若CS=2000H，IP=003AH，求下条指令的物理地址。CS存放当前代码段基地址，IP存放了下一条要执行指令的段内偏移地址，则下条指令的物理地址=CS16+IP=2000H10H+003AH=2003AH。存储器采用分段寻址的好处是允许程序在存储器内重定位(浮动)，可重定位程序是一个不加修改就可以在任何存储区域中运行的程序。这是因为段内偏移总是相对段起始地址的，所以只要在程序中不使用绝对地址访问存储器，就可以把一个程序作为一个整体移到一个新的区域。在DOS中，程序载入到内存时由操作系统指定段寄存器的内容，以实现程第2章 微处理器与系统总线 序的重定位。存储器采用

17、分段编码使得程序中的指令只涉及16位地址，缩短了指令长度，提高了程序执行的速度。尽管8086的存储器空间多达1 MB，但在程序执行过程中，不需要在1 MB空间中去寻址，多数情况下只需在一个较小的存储器段中运行。大多数指令运行时，并不涉及段寄存器的值，只涉及16位的偏移量。第2章 微处理器与系统总线 2.逻辑地址来源逻辑地址来源由于访问内存的操作类型不同，BIU所使用的逻辑地址来源也不同，如表2.1所示。取指令时，自动选择CS值作为段基址，偏移地址由IP来指定，计算出取指令的物理地址；当进行堆栈操作时，段基址自动选择SS值，偏移地址由SP来指定；当进行读/写内存操作数或访问变量时，则自动选择DS

18、或ES值作为段基址(必要时修改为CS或SS)，此时，偏移地址要由指令所给定的寻址方式来决定，可以是指令中包含的直接地址，可以是地址寄存器中的值，也可以是地址寄存器的值加上指令中的偏移量；当用BP作为基址寻址时，段基址由堆栈寄存器SS提供，偏移地址从BP中取得；在字第2章 微处理器与系统总线 符串寻址时，源操作数放在现行数据段中，段基址由DS提供，偏移地址由源变址寄存器SI取得，而目标操作数通常放在当前ES中，段基址由ES寄存器提供，偏移地址从目标变址寄存器DI取得。段寄存器与其他寄存器组合寻址存储单元的示意图见图2.7。表表2.1 逻辑地址的来源逻辑地址的来源第2章 微处理器与系统总线 图2.

19、7 存储单元寻址示意图第2章 微处理器与系统总线 2.1.4 8086/8088 CPU的引脚功能的引脚功能8086 CPU是40脚双列直插式芯片，其引脚排列如图2.8所示。为了减少芯片引脚的数量，对部分引脚进行了双重定义，采用分时复用方式工作，即一个引脚有多个功能，在不同的时刻，引脚上的信号是不同的。正是由于这种分时复用的方法，才使得8086/8088 CPU可用40条引脚实现20位地址、16位数据(8位数据)及许多控制信号和状态信号的传输。第2章 微处理器与系统总线 图2.8 8086 CPU的引脚排列第2章 微处理器与系统总线 1.数据总线和地址总线 在 8086 中，数据总线和地址总线

20、共占 20 条引脚。这组引脚采用分时复用的方式传送数据或者地址。AD15AD0地址/数据总线，为三态双向信号。这组引脚通过分时复用的方法传递数据或者地址。在每个总线周期开始(T1)时，用于输出地址总线的低 16 位(A15A0)，其他时间为数据总线(D15D0)。第2章 微处理器与系统总线 A19/S6A16/S3地址/状态线，为三态输出信号。这组引脚通过分时复用的方法传递地址或状态。其中 A19A16为 20 位地址总线的高 4 位，S6S3为状态信号。作地址线用时，在存储器操作的T1状态下，输出 20 位地址总线的高 4 位地址信号(A19A16)。作状态线用时，输出状态信号 S6S3。这

21、时 S6始终为 0；S5指示状态寄存器中中断允许标志(IF)的当前值，S5=IF；而 S4和 S3表示正在使用哪个段寄存器，如表 2.2 所示。表表2.2 状态位与所用段寄存器关系状态位与所用段寄存器关系第2章 微处理器与系统总线 2.控制总线 控制总线是传送控制信号的一组信号线。其中的输出线用来传输 CPU 发出的控制命令(如读、写命令等)，输入线用于由外部向 CPU 输入状态或请求信号(如复位、中断请求等)。8086 的控制总线中有一条MXMN/输入引脚，称为工作方式选择控制线，用来决定8086 CPU的工作方式。当MXMN/接+5 V电压时，8086 处于最小工作方式，此时微机系统中只包

22、含一个 8086 CPU，其提供系统所需要的全部控制信号；当MXMN/接地时，8086处于最大工作方式，微机系统除 8086 CPU 以外还可以包含其他CPU，该方式用于多处理机系统。8086 的 16 条控制总线分为两类，每类包含 8 条控制总线。其中一类的功能与工作方式无关，而另外一类的功能随工作方式的不同而不同。第2章 微处理器与系统总线 1)与工作方式无关的控制总线 RD读控制信号，三态输出，低电平有效。当其有效时，表示 CPU 正从存储器或 I/O 端口读取信息。READY准备就绪信号，输入，高电平有效。当 READY信号为高电平时，表示存储器或 I/O 端口传送数据完成；当READ

23、Y 信号为低电平时，表示被访问的存储器或 I/O 端口无法在规定的时间内完成数据传送，此时插入一个或多个等待周期，使8086 处于等待状态，直到 READY 信号为高电平，表示数据传输完毕。第2章 微处理器与系统总线 RESET复位信号，输入，高电平有效。当RESET信号为高电平时，8086 CPU停止正在运行的操作，系统处于复位状态，并将标志寄存器FR、指令指针IP、段寄存器DS、SS、ES清零以及指令队列清空，同时将代码段寄存器CS置为FFFFH；当RESET信号变为低电平时，CPU再次启动，开始执行程序。INTR可屏蔽中断请求信号，输入，高电平有效。当INTR有效时表示外部有可屏蔽中断请

24、求。CPU在当前指令的最后一个时钟周期对INTR进行检测，如果INTR为高电平，并且FR寄存器的IF=1，那么CPU在当前指令执行完后响应中断请求。第2章 微处理器与系统总线 NMI非屏蔽中断请求信号，输入，上升沿有效。当 NMI有效时表示外部有非屏蔽中断请求，CPU 在当前指令执行完后，立即进行中断处理。CPU对非屏蔽中断的响应不受中断允许标志IF 的影响。TEST等待测试信号，输入，低电平有效。只有 CPU执行 WAIT 指令时才使用该信号。8086 CPU 每隔 5 个时钟周期对TEST 引脚进行检测。若TEST 为高电平，则 CPU 进入等待状态；若为低电平，则 CPU 继续执行后续指

25、令。7/SBHE数据总线高 8 位允许/状态 S7信号，输出。在总线周期 T1状态，如果该信号为低电平，表示数据总线高 8位有效，否则数据总线高 8 位无效。其他时刻，该引脚用作状态 S7信号线。第2章 微处理器与系统总线 MXMN/工作方式选择信号，输入。MXMN/高电平时，8086 处于最小工作方式；MXMN/接地时，8086 处于最大工作方式。2)最小工作方式下的控制总线 8086处于最小工作方式时，CPU 仅支持由少量设备组成的单处理器系统，而不支持多处理器系统，其基本配置如图 2.9 所示。第2章 微处理器与系统总线 图2.9 CPU处于最小工作方式时的基本配置图第2章 微处理器与系

26、统总线 3)最大工作方式下的控制总线CPU处于最大工作方式时，8086/8088的最大模式是微机系统中包含两个或多个微处理器。其中8086/8088是主处理器，其余的是协助主处理器工作的协处理器，如数值运算协处理器8087和I/O协处理器8089等。最大模式下,8086/8088 CPU不直接提供用于存储器或I/O读/写的读/写命令等控制信号，而是将当前要执行的传送操作类型编码为3个状态位输出，由总线控制器8288对状态信息进行译码，产生相应的控制信号。最大模式系统的特点是：总线控制逻辑由总线控制器8288产生和控制，即8288将主处理器的状态和信号转换成系统总线命令与控制信号。协处理器只是协

27、助主处理器完成某些辅助工作。最大模式系统的基本配置如图2.10所示。第2章 微处理器与系统总线 图2.10 CPU处于最大工作方式时的基本配置图第2章 微处理器与系统总线 QS1、QS0指令队列状态信号，输入/输出，三态。该信号用来表示8086 CPU中指令队列当前的状态，其含义如表2.3所示。表表2.3 QS1、QS0组合状态组合状态第2章 微处理器与系统总线 2S、1S、0S总线状态信号，输出，三态。这三条状态信号输出到总线控制器 8288 中，通过组合产生多个控制信号，表示当前总线周期的不同操作类型，如表 2.4 所示。表 2.4 2S、1S、0S 的组合功能 第2章 微处理器与系统总线

28、 3.其他引脚其他引脚CLK时钟信号，输入。该信号为8086 CPU提供基本的定时脉冲信号，时钟频率为5 MHz8 MHz。VCC电源，输入，接+5 V电源。GND：接地引脚。第2章 微处理器与系统总线 2.2 微机系统总线技术微机系统总线技术2.2.1 总线的基本概念总线的基本概念总线是各个模块之间传送信息的公共通道，是微机系统的重要组成部分。所谓总线(BUS)是芯片内部各单元电路之间、芯片与芯片之间、模块与模块之间、设备与设备之间，甚至系统与系统之间传输信息的公共通路，在物理上它是一组信号线(导线)的集合。微型计算机采用总线技术的目的是简化硬、软件的系统设计。在硬件方面，设计者只需按总线规

29、范设计插件板，保证它们具有互换性与通用性，支持系统的性能及系列产品的开发；在软件方面，接插件的硬件结构带来了软件设计的模块化。用标准总线连接的计算机系统结构简单清晰，便于扩充与更新。第2章 微处理器与系统总线 1.总线分类总线分类当前大多数微机采用了分层次的多总线结构，按照在系统内的不同层次位置，总线可以分为四类。1)片内总线片内总线位于微处理器或I/O芯片内部。例如CPU芯片中的内部总线，它是ALU寄存器和控制器之间的信息通路。过去这种总线是由芯片生产厂家设计的，微机系统的设计者和用户并不关心，但是随着微电子学的发展，出现了ASIC(专用集成电路)技术，用户可以按自己的要求借助CAD(计算机

30、辅助设计)技术，设计自己的专用芯片。在这种情况下，用户就需要掌握片内总线技术。第2章 微处理器与系统总线 由于片内总线所连接的部件都在一个硅片上，追求高速度是它的主要目标，所以器件级的总线都采用并行总线。为了克服一组总线上同一时刻只能有两个部件通信所造成的限制，还采取了多总线的措施。2)系统总线系统总线又称为内总线、板级总线，用于微机系统中各插件之间的信息传输，是微机系统中最重要的一种总线。一般谈到的微机总线指的就是这种总线。系统总线一般做成多个插槽的形式，各插槽相同的引脚都连在一起，总线就连在了引脚上。第2章 微处理器与系统总线 3)外总线外总线又称为设备总线或通信总线，用于系统之间的连接，

31、如微机与外设或仪器之间的连接，可以采用并行方式或串行方式来实现。如通用串行总线RS-232C、智能仪表总线IEEE-488、并行打印机总线Centronics、并行外部设备总线SCSI和通用串行总线USB等。这种总线多利用工业领域已有的标准，并非微机专用。第2章 微处理器与系统总线 4)局部总线局部总线是相对较新的概念，许多文献也把它称为片总线。一般将插件板内部的总线叫做局部总线，以区别于系统总线。图2.11给出了一般计算机总线的结构示意图。可以看出，构成过程计算机控制系统除了各种功能模板之外，还需要内部总线将各种功能相对独立的模板有机地连接起来，完成系统内部各模板之间的信息传送。计算机系统与

32、系统之间通过外部总线进行信息交换和通信，以便构成更大的系统。第2章 微处理器与系统总线 图2.11 计算机总线结构示意图第2章 微处理器与系统总线 2.总线操作时序总线操作时序时钟周期是CPU的基本时间计量单位，它由计算机的主频决定。比如，8086 CPU的主频为5 MHz时，1个时钟周期就是200 ns。总线周期是CPU通过系统总线对外部存储器或I/O接口进行一次访问所需的时间。在8086/8088 CPU中，一个基本的总线周期由4个时钟周期组成，习惯上将4个时钟周期分别称为4个状态，即T1状态、T2状态、T3状态和T4状态。当存储器和外设速度较慢时，要在T3状态之后插入1个或几个等待状态T

33、W。第2章 微处理器与系统总线 8086/8088 CPU的总线周期分为读总线周期和写总线周期，此外还有中断响应周期和总线请求及总线授予周期。1)总线读操作时序总线读操作就是CPU从存储器或I/O端口读取数据。图2.12是8086在最小模式下的总线读操作时序图。(1)T1状态。为了从存储器或 I/O端口读出数据，首先要用IOM/信号指出 CPU 是要从内存还是 I/O 端口读，所以IOM/信号在 T1状态成为有效(见图 2.12)。IOM/信号的有效电平一直保持到整个总线周期的结束即T4状态。第2章 微处理器与系统总线 为指出 CPU 要读取的存储单元或 I/O 端口的地址，8086的 20位

34、地址信号通过多路复用总线A19/S6A16/S3和 AD15AD0输出，送到存储器和 I/O端口(见图 2.12)。地址信息必须被锁存起来，这样才能在总线周期的其他状态下，向这些引脚上传输数据和状态信息。为了实现对地址的锁存，CPU 便在 T1状态下从 ALE 引脚上输出一个正脉冲作为地址锁存信号(见图 2.12)。在 ALE 的下降沿到来之前，IOM/信号、地址信号均已有效。锁存器8282 正是用 ALE的下降沿对地址进行锁存的。BHE 信号也是通过BHE/S7引脚送出的(见图 2.12)，它用来表示高 8 位数据总线上的信息可以使用。此外，当系统中接有数据总线收发器时，在 T1状态下，R/

35、DT输出低电平，表示本总线周期为读周期，即让数据总线收发器接收数据(见图 2.12)。第2章 微处理器与系统总线 图2.12 8086总线读操作时序图第2章 微处理器与系统总线(2)T2状态。在 T2状态下，地址信号消失(见图 2.12)，AD15AD0进入高阻状态，为读入数据作准备；而 A19/S6A16/S3和BHE/S7输出状态信息 S7S3(见图 2.12和)。该状态下，信号变为低电平(见图 2.12)，从而在系统中接有总线收发器时，获得数据允许信号。CPU 于RD引脚上输出读有效信号(见图 2.12)，送到系统中所有存储器和 I/O 接口芯片中。但是，只有被地址信号选中的存储单元或

36、I/O 端口，才会被 RD 信号从中读出数据，将数据送到系统数据总线上。(3)T3状态。在 T3状态前沿(下降沿处)，CPU 对引脚READY 进行采样，如果READY信号为高，则 CPU 在 T3状态后沿(上升沿处)通过 AD15AD0获取数据；如果 READY信号为低，将插入等待状态 TW，直到 READY 信号变为高电平。第2章 微处理器与系统总线(4)TW状态。当系统中所用的存储器或外设的工作速度较慢，从而不能用最基本的总线周期执行读操作时，系统中就要用一个电路来产生 READY 信号。低电平的 READY 信号必须在T3状态启动之前向 CPU 发出，则 CPU将会在 T3状态和 T4

37、状态之间插入若干个(如 n-1 个)等待状态 TW，直到READY 信号变高。在执行最后一个等待状态 TW的后沿(上升沿)处，CPU 通过 AD15AD0获取数据。(5)T4 状态。总线操作结束，相关系统总线变为无效电平。第2章 微处理器与系统总线 2)总线写操作时序总线写操作就是CPU向存储器或I/O端口写入数据。图2.13是8086在最小模式下的总线写操作时序图。总线写操作时序与总线读操作时序基本相同，区别仅在于对存储器或 I/O 端口操作选通信号的不同。总线读操作中，选通信号是 RD，而总线写操作中是WR。在 T2 状态下，AD15AD0上的地址信号消失后，AD15AD0的状态不同。在总

38、线读操作中，AD15AD0进入高阻状态，并在随后的状态中为输入方向；而在总线写操作中，CPU立即通过AD15AD0输出数据，并一直保持到 T4状态。第2章 微处理器与系统总线 图2.13 8086总线写操作时序图第2章 微处理器与系统总线 3)空闲状态TICPU的时钟周期一直存在，但总线周期并非一直存在。只有当BIU需要补充指令流队列的空缺，或当EU执行指令过程中需经外部总线访问存储器或I/O接口时才需要申请一个总线周期，BIU也才会进入执行总线周期的工作时序。两个总线周期之间可能会出现一些没有BIU活动的时钟周期，这时的总线状态称为空闲状态，见图2.14中的TI。图2.14 典型的8086总

39、线周期序列第2章 微处理器与系统总线 3.总线数据传输总线数据传输一般来说，总线上完成一次数据传输要经历以下4个阶段：(1)申请(Arbitration)占用总线阶段。需要使用总线的主控模块(如CPU或DMAC)，向总线仲裁机构提出占有总线控制权的申请。由总线仲裁机构判别确定，把下一个总线传输周期的总线控制权授给申请者。(2)寻址(Addressing)阶段。获得总线控制权的主模块，通过地址总线发出本次打算访问的从属模块，如存储器或I/O接口的地址。通过译码使被访问的从属模块被选中，而开始启动。第2章 微处理器与系统总线(3)传数(Data Transferring)阶段。主模块和从属模块进行

40、数据交换。数据由源模块发出，经数据总线流入目的模块。对于读传送，源模块是存储器或I/O接口，而目的模块是总线主控者CPU；对于写传送，则源模块是总线主控者，如CPU，而目的模块是存储器或I/O接口。(4)结束(Ending)阶段。主、从模块的有关信息均从总线上撤除，让出总线，以便其他模块能继续使用。对于只有一个总线主控设备的简单系统，对总线无需申请、分配和撤除。而对于多CPU或含有DMA的系统，就要有总线仲裁机构，来受理申请和分配总线控制权。总线上的主、从模块通常以一定方式用握手信号的电压变化来指明数据传送的开始和结束，用同步、异步或半同步这3种方式之一实现总线传输的控制。第2章 微处理器与系

41、统总线 4.总线传输控制方式总线传输控制方式1)同步方式通信双方由统一时钟控制数据传送，称为同步通信。时钟通常由CPU的总线控制部件发出，送到总线上的所有部件；也可以由每个部件各自的时序发生器发出，但必须由总线控制部件发出的时钟信号对它们进行同步。总线传输周期是总线上两个部件完成一次完整而可靠的传输的时间，它包含4个时钟周期T1、T2、T3、T4。主模块在T1时刻发出地址信息；T2时刻发出读命令；从模块按照所指定的地址和命令进行一系列内部动作，必须在T3时刻前找到CPU所需的数据，并送到数据总线上；CPU在T3时刻开第2章 微处理器与系统总线 始，一直维持到T4时刻，可以从数据线上获取信息并送

42、到其内部寄存器中；T4时刻开始，输入设备不再向数据总线上传送数据，撤销它对数据总线的驱动。如果总线采用三态驱动电路，则从T4时刻起，数据总线呈浮空状态。这种通信的优点是规定明确、统一，模块间的配合简单一致。其缺点是主、从模块时间配合属强制性“同步”，必须在限定时间内完成规定的要求。对所有从模块都用同一限时，势必造成对各不相同速度的部件而言，必须按最慢速度部件来设计公共时钟，严重影响总线的工作效率，也给设计带来了局限性，缺乏灵活性。同步通信一般用于总线长度较短、各部件存取时间比较一致的场合。第2章 微处理器与系统总线 2)异步方式对于具有不同存取时间的各种设备，是不适宜采用同步总线协定的。异步总

43、线克服了同步总线的缺点，允许各模块速度的不一致，给了设计者充分的灵活性和选择余地。它没有公共的时钟标准，不要求所有部件严格地统一动作时间，而是采用应答方式(又称握手方式)，即当主模块发出请求(Request)信号时，一直等待从模块反馈回来“响应”(Acknowledge)信号后才开始通信。当然，这就要求主、从模块之间增加两条应答线(即握手交互信号线(Handshaking)。第2章 微处理器与系统总线(1)不互锁方式：主模块发出请求信号后，不等待接到从模块的回答信号，而是经过一段时间，确认从模块已收到请求信号后，便撤销其请求信号；从模块接到请求信号后，在条件允许时发出回答信号，并且经过一段时间

44、，确认主模块已收到回答信号后，自动撤销回答信号。可见通信双方并无互锁关系。(2)半互锁方式：主模块发出请求信号后，待接到从模块的回答信号后再撤销其请求信号，存在着简单的互锁关系；而从模块发出回答信号后，不等待主模块回答，在一段时间后便撤销其回答信号，无互锁关系。第2章 微处理器与系统总线(3)全互锁方式：主模块发出请求信号后，待从模块回答后再撤销其请求信号；从模块发出回答信号，待主模块获知后，再撤销其回答信号。3)半同步方式因为异步总线的传输延迟严重地限制了最高的频带宽度，因此，总线设计师结合同步和异步总线的优点设计出混合式的总线，即半同步总线。半同步通信集同步与异步通信之优点，既保留了同步通

45、信的基本特点，如所有的地址、命令、数据信号的发出时间，都严格参照系统时钟的某个前沿开始，而接收方都采用系统时钟后沿时刻来进行判断识别。同时又像异步通信那样，允许不同速度的模块和谐地工作。这样，半同步总线就具有同步总线的速度和异步总线的适应性。第2章 微处理器与系统总线 5.总线传输信息方式总线传输信息方式总线传输信息基本有四种方式：串行传送、并行传送、并串行传送和分时传送。1)串行传送当信息以串行方式传送时，只有一条传输线，且采用脉冲传送。在串行传送时，按顺序来传送表示一个数码的所有二进制位(bit)的脉冲信号，串行传送时低位在前，高位在后。为了检测传输过程中可能发生的错误，在串行传送的信息中

46、一般附加一个奇偶校验位。串行传送的主要优点是只需要一条传输线，这一点对长距离传输显得特别重要，成本比较低廉。第2章 微处理器与系统总线 2)并行传送用并行方式传送二进制信息时，每个数据位都需要一条单独的传输线，信息由多少二进制位组成，就需要多少条传输线。并行数据传送比串行数据传送快得多。3)并串行传送如果一个数据由4个字节组成，那么传送一个字节时采用并行方式，而字节之间采用串行方式。4)分时传送由于传输线上既要传送地址信息，又要传送数据信息，因此必须划分时间，以便在不同的时间间隔中完成传送地址和传送数据的任务。第2章 微处理器与系统总线 2.2.2 总线技术与标准总线技术与标准1.总线标准总线

47、标准总线标准是指计算机部件各生产厂家都需要遵守的系统总线要求，从而使不同厂家生产的部件能够互换。总线标准的制定要经过周密考虑，要有严格的规定。每种总线都有详细的规范标准，以便大家共同遵守，总线标准(技术规范)包括以下几部分。(1)机械结构规范：规定了总线的物理连接方式，包括模块几何尺寸、总线插头、总线接插件以及安装尺寸，总线根数和引脚如何排列均有统一规定。第2章 微处理器与系统总线(2)功能结构规范：规定了总线每条信号线(引脚的名称)、功能、工作过程，以及相互作用的协议。从功能上看，总线分为地址总线、数据总线、控制总线、备用线和地线。(3)电气规范：规定了总线每条信号线的有效电平、动态转换时间

48、、负载能力、时序安排以及信息格式的约定等等。(4)时序规范：规定了总线信号的定时、应答时序与周期及各种操作的时间参数。在总线中定义这些信号的时序以保证各功能板的兼容性。也就是说，用户什么时候可以用总线传输信号，或者用户什么时候把信号提供给总线，CPU才能正确无误地使用。第2章 微处理器与系统总线 2.总线的技术指标总线的技术指标一种总线性能的高低是可以通过一些性能指标来衡量的。一般从如下几个方面评价一种总线的性能高低。(1)总线的带宽(总线数据传输速率)：总线的带宽指的是单位时间内总线上传送的数据量，即每秒钟的最大稳态数据传输率，单位是MB/s。与总线密切相关的两个因素是总线的位宽和总线的工作

49、频率，它们之间的关系为8总线的位宽总线的工作频率总线的带宽第2章 微处理器与系统总线(2)总线的位宽：总线的位宽指的是总线能同时传送的二进制数据的位数，或数据总线的位数。总线的位宽越宽，每秒钟的数据传输率越大，总线的带宽越宽。(3)总线的工作频率：总线的工作时钟频率以MHz为单位，工作频率越高，总线工作速度越快，总线带宽越宽。第2章 微处理器与系统总线 3.总线仲裁总线仲裁总线上所连接的各类设备，按其对总线有无控制功能可分为主设备和从设备两种。主设备对总线有控制权，从设备只能响应从主设备发来的总线命令。总线上信息的传送是由主设备启动的，如某个主设备欲与另一个设备(从设备)进行通信，首先由主设备

50、发出总线请求信号；若多个主设备要同时使用总线，就由总线控制器的判优、仲裁逻辑按一定的优先等级顺序，确定哪个主设备能使用总线。只有获得总线使用权的主设备才能开始传送数据。按照总线仲裁电路的不同，仲裁方式分为集中式仲裁和分布式仲裁两类。第2章 微处理器与系统总线(1)集中式仲裁。集中式仲裁中每个功能模块有两条线连到中央仲裁器：一条是送往仲裁器的总线请求信号线BR，一条是仲裁器送出的总线授权信号线BG。链式查询方式。链式查询方式的主要特点是：总线授权信号BG串行地从一个I/O接口传送到下一个I/O接口。假如BG到达的接口无总线请求，则继续往下查询；假如BG到达的接口有总线请求，BG信号便不再往下查询