《数字电子技术 》课件第4章 (4).ppt

1、第4章 小规模时序电路及其应用4.1 触发器4.2 集成触发器4.3 同步时序电路的分析*4.4 典型同步时序电路的设计4.5 小规模时序电路的计算机仿真第第4章章 小规模时序电路及其应用小规模时序电路及其应用第4章 小规模时序电路及其应用在数字系统中常常需要存储各种数字信息，图4-1所示的U盘、MP3以及计算机中的内存都存储了大量数字信息。它们为什么具有记忆功能呢？本章将讨论时序逻辑电路中的记忆单元。第4章 小规模时序电路及其应用图4-1 常用的存储器件（a）计算机内存条；（b）U盘；（c）MP3第4章 小规模时序电路及其应用图4-2是机械开关S在闭合的瞬间产生的抖动现象，即开关S在闭合瞬间

2、，UA与UB两点的电位可能会发生抖动，这种抖动在电路中是不允许的。如何才能消除抖动呢？如果将UA、UB两点接入触发器的输入端，将触发器的输出作为开关状态输出，此时输出就可以避免抖动现象。通过对触发器的工作原理学习，就可以清楚消除抖动的原理。本节首先介绍基本触发器和时钟触发器。4.1 4.1 触触 发发 器器 第4章 小规模时序电路及其应用图4-2 开关电路及抖动现象第4章 小规模时序电路及其应用4.1.1 基本基本RS触发器触发器 1.逻辑功能逻辑功能 基本RS触发器可以由不同逻辑门构成。图4-3(a)所示为用两个与非门交叉反馈构成的基本RS触发器。该触发器有两个互补的输出端Q和，、为触发器的

3、两个输入端，也称激励端。其中R端称为清0(Reset)端，也称复位端；S端称为置1(Set)端，也称置位端。我们常用Q端的逻辑电平表示触发器所处的状态。若Q端为逻辑电平1，端为逻辑电平0，称触发器处于“1”状态。反之Q端为逻辑电平0，则称触发器处于“0”状态。QQRS第4章 小规模时序电路及其应用图4-3(b)所示为基本RS触发器的逻辑符号，输入端的小圆圈表示仅当低电平作用于输入端时触发器状态才会发生翻转。因此，我们称该触发器是由低电平触发，或称该触发器输入低电平有效。第4章 小规模时序电路及其应用图4-3 由与非门构成的基本RS触发器(a)逻辑图；(b)国标符号 第4章 小规模时序电路及其应

4、用该触发器的和两个输入端共有四种输入组合，现分别阐述如下。(1)若=1、=1，则状态不变。电路一旦进入某种状态，那么它就稳定在这个状态。根据门电路的基本逻辑功能，在和端均为逻辑高电平1的情况下，它的输出可能是Q=0，=1或者Q=1，=0。该过程称触发器保持。(2)若=0、=1，则触发器置0。当在端保持高电平1，而在端加上负脉冲或低电平时，则不论触发器原来状态如何，在端负脉冲作用下，触发器的新状态总是0。该过程称触发器置0（复位）。QRSRSQRSRSSRR第4章 小规模时序电路及其应用(3)若=1、=0，则触发器置1。当在端保持高电平1，而在端加上负脉冲或低电平时，则不论触发器原来状态如何，在

5、端负脉冲作用下，触发器的新状态肯定为1，该过程称为触发器置1（置位）。(4)不允许出现=0、=0的情况。一方面，当和端同时加入负脉冲或低电平时，两个与非门输出同时为高电平，这破坏了触发器两个输出端应该是互补的逻辑关系；另一方面，若这两个负脉冲同时撤走，触发器的状态将是不确定的。因此，我们规定和端不得同时为0。RSRSSRRRSSS第4章 小规模时序电路及其应用2.功能描述功能描述 1)真值表触发器当前的状态称为“现态”，用Qn表示。而输入信号作用后触发器的状态称为“次态”，用Qn+1表示。真值表以表格的形式反映了触发器从现态Qn向次态Qn+1转移的规律。用真值表来表示触发器的逻辑功能，适合在时

6、序逻辑电路的分析中使用。基本RS触发器的真值表如表4-1所示。该表详细列出了次态Qn+1与现态Qn及当前输入之间的关系。由于=00这种输入是禁止出现的，所以可在真值表中相应的格内填入（无关项）。R S第4章 小规模时序电路及其应用表表4-1 基本基本RS触发器真值表触发器真值表 第4章 小规模时序电路及其应用2)特征方程 基本RS触发器的次态与现态及输入间的关系也可以用逻辑函数表示。将基本RS触发器的真值表填入卡诺图，得到Qn+1函数的卡诺图，如图4-4所示。通过卡诺图化简得到第4章 小规模时序电路及其应用 表4-2给出了几种典型的集成RS触发器，供使用者选用。74LS279是一种典型的四RS

7、触发器，其电路引脚图和封装图如图4-5所示。表表4-2 典型集成典型集成RS触发器触发器 第4章 小规模时序电路及其应用图4-5 四RS触发器74LS279（a）原理及引脚图；（b）逻辑符号；(c)外引脚图；(d)双列直插式16脚封装图第4章 小规模时序电路及其应用【例例4.1】已知基本RS触发器和端的输入波形，试画出Q端的输出波形。解解：设触发器初态为“0”，根据RS触发器的真值表，若=0、=1，则触发器置0（相当于存储数据0）；若=1、=0，则触发器置1（相当于存储数据1）。所以，Q对应和的输出波形如图4-6所示。RSRSRS第4章 小规模时序电路及其应用图4-6 例4.1基本RS触发器波

8、形图第4章 小规模时序电路及其应用基本RS触发器可用于防抖动开关，其电路如图4-7（a）所示。为消除抖动，可将UA和UB两点接入RS触发器的输入端，将RS触发器的输出Q和作为开关状态输出。由基本RS触发器特性可知：当开关S闭合在右边时，UA=1,UB=0，Q置1,为0，此时即使开关抖动，UB=变化，Q也会保持1,保持0；当开关S闭合在左边时，UA=0,UB=1，Q置0,为1，此时即使开关抖动，UA=变化，Q也会保持0,保持1。其开关反跳现象及改善后的波形图如图4-7（b）所示。RSQQSQRSQR第4章 小规模时序电路及其应用图4-7 防抖动开关（a）电路图;（b）开关反跳现象及改善后的波形图

9、第4章 小规模时序电路及其应用4.1.2 时钟时钟RS触发器触发器 时钟RS触发器又称为同步RS触发器。基本RS触发器具有直接复位置位的功能。也就是说，当和端输入信号发生变化时，触发器的状态就会立即改变。在实际应用中，常要求多个触发器在一个控制信号作用下按节拍同步工作，该控制信号称为时钟信号,简称时钟，用CP表示。触发器的翻转受时钟脉冲控制，而翻转状态由输入信号和Qn决定，这就是时钟触发器。其基本单元电路即时钟RS触发器。RS第4章 小规模时序电路及其应用1.电路结构及工作原理电路结构及工作原理同步RS触发器的逻辑电路如图4-8(a)所示。CP为时钟脉冲输入端，简称时钟端或CP端。图4-8(b

10、)所示为时钟RS触发器的逻辑符号。图中CP是控制关联符，R和S是输入端定义符号。图中1S、1R和C1表示只有在S或R输入为1时，CP=1才能使触发器置1或清0。此种国际关联标注法也适用于其它触发器。第4章 小规模时序电路及其应用图4-8 时钟RS触发器(a)逻辑图；(b)国标符号；（c）用74HC00实现的时钟RS触发器第4章 小规模时序电路及其应用2.功能描述功能描述由以上分析可以得出：当CP=0时，触发器保持原状态不变。当CP=1时，触发器的状态随输入信号的不同而改变，变化的规律可用图4-9(a)所示的状态图、图4-9(b)所示的状态卡诺图、表4-3所示的特性表以及下述特征方程及约束条件来

11、描述。其特征方程及约束条件为第4章 小规模时序电路及其应用图4-9 时钟RS触发器状态图及状态表第4章 小规模时序电路及其应用表表4-3 时钟时钟RS触发器真值表触发器真值表 第4章 小规模时序电路及其应用【例例4.2】已知时钟RS触发器CP、R、S端的输入波形，试画出Q端的输出波形。解解：设触发器初态为“0”，根据时钟RS触发器的真值表，当CP=1时，若R=0、S=1，则触发器置1；若R=1、S=0，则触发器置0。在图4-10中，当第一个脉冲作用时(CP=1)，触发器输入S=R=0，可知触发器此时处于保持状态，故Q不变化。当第二个脉冲作用时，触发器输入S=1、R=0，处于置1状态，故Q=1。

12、当第四个脉冲作用时，触发器输入S=0、R=1，处于置0状态，故Q=0。依此类推。所以Q对应CP、R、S的输出波形如图4-10所示。第4章 小规模时序电路及其应用图4-10 时钟RS触发器波形图 第4章 小规模时序电路及其应用4.1.3 时钟时钟D触发器触发器时钟D触发器又称为钟控D触发器，也常常称为D锁存器。如果在时钟RS触发器的S端与R端之间接入一非门，只在S端加入输入信号，S端改称为数据端D，则时钟RS触发器就转换成了时钟D触发器，如图4-11所示。这样一来，无论D端状态如何，都可满足时钟RS触发器的约束条件。由时钟RS触发器的特征方程可直接求出时钟D触发器的特征方程为其真值表如表4-4所

13、示。第4章 小规模时序电路及其应用图4-11 时钟D触发器(a)逻辑图；(b)国标符号第4章 小规模时序电路及其应用表表4-4 时钟时钟D触发器真值表触发器真值表 第4章 小规模时序电路及其应用 74LS75是一种典型的四时钟D触发器，其逻辑符号、电路引脚和封装如图4-12所示。图4-12 四时钟D触发器74LS75 (a)逻辑符号；(b)电路引脚和封装图第4章 小规模时序电路及其应用时钟触发器一般采用电平触发，而边沿触发器采用时钟CP脉冲边沿触发，即在时钟CP脉冲上升沿或者下降沿时触发。它们就其逻辑功能而言可分为D触发器、JK触发器和T触发器等。集成触发器应用非常广泛，图4-13所示为D触发

14、器的应用电路。它是一个由四个D触发器（74LS175）构成的简易的四人抢答器。4.2 4.2 集集 成成 触触 发发 器器 第4章 小规模时序电路及其应用图4-13 四人抢答器第4章 小规模时序电路及其应用4.2.1 JK触发器触发器目前，JK触发器有多种结构，主要分为主从触发和边沿触发JK触发器。本节主要讨论上升沿和下降沿边沿JK触发器。不论哪种触发方式的JK触发器，其逻辑功能都是一样的。第4章 小规模时序电路及其应用图4-14 JK触发器的逻辑符号 第4章 小规模时序电路及其应用JK触发器的逻辑符号中，符号“”表示是动态输入，表明该触发器响应加入该输入端的边沿。CP端的小圆圈表示该JK触发

15、器是在CP脉冲的下降沿触发。下降沿触发的集成JK触发器仅在CP脉冲的下降沿到来时状态才改变一次，其状态的变化取决于CP脉冲的下降沿到来之前瞬间JK的值。即在CP脉冲的下降沿到来时，若JK=10，则触发器置1；若JK=01，则触发器置0；若JK=00，则触发器状态保持不变；若JK=11，则触发器状态翻转。第4章 小规模时序电路及其应用其特征方程为JK触发器的真值表如表4-6所示。表中符号表示触发器是在CP的下降沿时触发。第4章 小规模时序电路及其应用表表4-6 JK触发器真值表触发器真值表 第4章 小规模时序电路及其应用常用的集成JK触发器如表4-7所示。它们的脉冲工作特性可查阅有关手册，其中7

16、472只含一个JK触发器，它的J和K端均有三个输入，这三个J端使J=J1J2J3，三个K端使K=K1K2K3。第4章 小规模时序电路及其应用表表4-7 常用常用JK触发器触发器 第4章 小规模时序电路及其应用【例例4.3】下降沿触发的JK触发器的CP脉冲和输入信号J、K的波形如图4-15所示，画出触发器输出Q的波形（设Q的初始状态为“0”）。解解:由于下降沿JK触发器是下降沿触发的，因此，作图时应首先找出各CP脉冲的下降沿，再根据当时的输入信号J、K得出输出Q，作出波形如图4-15 所示。第4章 小规模时序电路及其应用图4-15 例4.3波形第4章 小规模时序电路及其应用当第1个CP脉冲的下降

17、沿到来时,JK=10，则触发器置1，Q为1；当第个CP脉冲的下降沿到来时，JK=00，则触发器状态保持不变，Q仍为；当第个CP脉冲的下降沿到来时，JK=01，则触发器置0，Q为0；当第个CP脉冲的下降沿到来时，JK=00，则触发器状态保持不变，Q仍为0；当第个CP脉冲的下降沿到来时，JK=11，则触发器状态翻转，Q 转变为1。第4章 小规模时序电路及其应用【例例4.4】上升沿触发的JK触发器的CP脉冲和输入信号J、K的波形如图4-16 所示，画出触发器输出Q的波形（设Q的初始状态为“0”）。解解:由于上升沿JK触发器是上升沿触发的，因此作图时应首先找出各CP脉冲的上升沿，再根据当时的输入信号J

18、、K得出输出Q，作出波形如图4-16所示。当第1个CP脉冲的上升沿到来时,JK=00，则Q为0；当第个CP脉冲的上升沿到来时，JK=10，则Q为；当第个CP脉冲的上升沿到来时，JK=01，则Q为0；当第个CP脉冲的上升沿到来时，JK=11，则Q翻转为1；当第个CP脉冲的上升沿到来时，JK=00，则Q 仍为1。第4章 小规模时序电路及其应用图4-16 例4.4波形第4章 小规模时序电路及其应用4.2.2 D触发器触发器 集成D触发器与JK触发器一样有上升沿触发和下降沿触发两种，其功能与时钟D触发器一样。本节重点讨论维持阻塞结构D触发器，维持阻塞结构D触发器是上升沿触发的D触发器，其逻辑符号如图4

19、-17 所示。图中D为信号输入端或称为激励端。符号“”表示是动态输入，在CP端处没有小圆圈表示该D触发器是在CP脉冲的上升沿触发。第4章 小规模时序电路及其应用图4-17 D触发器逻辑符号第4章 小规模时序电路及其应用该集成D触发器仅仅在CP脉冲的上升沿到来时状态才改变，其状态的变化取决于CP脉冲的上升沿到来之前瞬间D的值。即不论触发器原来状态如何，若D=1，则CP脉冲的上升沿到来时就把1送入触发器，即Q=1。在触发器置1后，即使D变化，触发器的状态也不会改变。若D=0，则CP脉冲的上升沿到来时就把0送入触发器，即Q=0。这种D触发器的特性方程为Qn+1=D，其逻辑功能如表4-8所示。第4章

20、小规模时序电路及其应用表表4-8 维持阻塞维持阻塞D触发器真值表触发器真值表 第4章 小规模时序电路及其应用常用的集成D触发器如表4-9所示。表表4-9 常用集成常用集成D触发器触发器 第4章 小规模时序电路及其应用【例例4.5】维持阻塞D触发器的CP脉冲和输入信号D的波形如图4-18(a)所示，画出Q端的波形。解解:触发器输出Q的变化波形取决于CP脉冲及输入信号D，由于维持阻塞D触发器是上升沿触发的，故作图时应首先找出各CP脉冲的上升沿，再根据当时的输入信号D得出输出Q，作出波形如图4-18(b)所示。第4章 小规模时序电路及其应用图4-18 例4.5波形图第4章 小规模时序电路及其应用【例

21、例4.6】画出图4-19所示D触发器的Q输出波形。解解：把D触发器的输出反馈回输入端与D连接，则Qn+1=D=n。根据逻辑符号可知,该触发器是下降沿触发的D触发器。所以每来一个时钟CP的下降沿Q变化一次。波形如图4-19(b)所示。Q的输出波形的周期是CP脉冲周期的2倍，即频率的一半，亦称为二分频电路。QQ第4章 小规模时序电路及其应用图4-19 D触发器连成二分频电路(a)电路图；(b)波形图第4章 小规模时序电路及其应用4.2.3 T触发器触发器 将JK触发器的J、K两端连在一起作为输入端，便组成了T触发器。根据JK触发器的功能即可得到T触发器功能。T触发器的真值表如表4-10所示。其特征

22、方程为当T触发器T 端恒为1时，即为T触发器，其特征方程为这表示每输入一个时钟脉冲，触发器状态就改变一次，该触发器在CP作用下处于计数状态，所以称它为计数型触发器。第4章 小规模时序电路及其应用表表4-10 T触发器真值表触发器真值表 第4章 小规模时序电路及其应用4.2.4 触发器的直接置位和直接复位触发器的直接置位和直接复位 集成触发器还有另外一种形式，即带有直接置位和直接复位端的触发器。例如，74112是一种典型的带有直接置位端和直接复位端的双JK触发器，其电路原理、引脚图及逻辑符号如图4-20所示。它采用双列直插式16脚封装形式。第4章 小规模时序电路及其应用图4-20 74112双J

23、K触发器电路引脚图(a)原理及引脚图；(b)逻辑符号第4章 小规模时序电路及其应用 例如，7474是一种典型的带有直接置位和直接复位端的双D触发器，其电路原理、引脚图及逻辑符号如图4-21所示。它采用双列直插式14脚封装。第4章 小规模时序电路及其应用图4-21 7474双D触发器(a)内部原理图；(b)逻辑符号；(c)原理及引脚图；(d)双列直插式14脚封装图第4章 小规模时序电路及其应用4.3.1 时序逻辑电路的一般结构时序逻辑电路的一般结构 时序逻辑电路一般由组合逻辑电路和存储电路两部分组成，其结构模型如图4-22所示。图中，组合逻辑电路部分的输入包括外部输入和内部输入。4.3 4.3

24、同步时序电路的分析同步时序电路的分析 第4章 小规模时序电路及其应用图4-22 时序逻辑电路的结构模型 第4章 小规模时序电路及其应用4.3.2 时序逻辑电路的一般分析方法时序逻辑电路的一般分析方法 时序电路的分析，就是根据给定的时序逻辑电路的结构，找出该时序电路在输入信号及时钟信号作用下，存储电路状态变化规律及电路的输出，从而了解该时序电路所完成的逻辑功能。分析过程一般按下列步骤进行：(1)首先明确电路的组成及输入、输出信号，然后确定电路类型是同步时序逻辑电路还是异步时序逻辑电路。第4章 小规模时序电路及其应用(2)列出每个触发器的驱动方程，即D触发器D的逻辑表达式，JK触发器J、K的逻辑表

25、达式，T触发器T的逻辑表达式，它反映了各个触发器输入信号的组合。由于异步时序逻辑电路没有采用统一的时钟脉冲，所以对于这类电路还必须列出每个触发器的时钟方程，即各个触发器的CP信号表达式。(3)将各个触发器的驱动方程代入其特征方程，列出每个触发器次态Qn+1的逻辑表达式，即前面所说的时序逻辑电路的状态方程。第4章 小规模时序电路及其应用(4)列出电路输出Z1Zm的逻辑表达式。(5)由每个触发器的现态Qn及外部输入X的各种可能组合，直接代入其次态方程及输出方程，由此画出电路的状态转移表及状态转移图。(6)根据状态表及状态图所反映的电路状态转换关系，用语言或时序图总结电路的逻辑功能。第4章 小规模时

26、序电路及其应用4.3.3 同步时序逻辑电路分析举例同步时序逻辑电路分析举例【例例4.8】分析图4-23所示同步时序电路。解解：(1)该逻辑电路由两个上升沿触发的D触发器和一个或非门组成。该电路没有外输入变量，不存在独立设置的输出，而以电路的状态Q直接作为输出信号。由于两个D触发器采用同一个时钟脉冲源，所以是同步时序逻辑电路。第4章 小规模时序电路及其应用图4-23 例4.8逻辑电路第4章 小规模时序电路及其应用(2)写出激励方程。(3)写出次态方程。(4)列状态表，画状态图。列状态表是分析过程的关键，其方法是先依次设定电路现态，再将其代入状态方程，得出相应次态。由次态方程得出该电路的状态表如表

27、4-11所示。第4章 小规模时序电路及其应用表表4-11 例例4.8状态表状态表 第4章 小规模时序电路及其应用由状态表作出该电路的状态图如图4-24所示。由状态图可见：00，01，10这3个状态构成了闭合回路。电路正常工作时，状态总是按这个序列循环变化，这3个状态称有效状态。其它状态称无效状态或多余状态。由于它们都指向循环体中的某一状态，因此除了电源刚接通时出现这些状态外，一旦电路正常工作就不可能再出现这些状态。电路中所有无效状态都能通向有效状态，则称该电路具有自启动能力。所谓自启动能力，指当电源合上后，无论处于任何状态，电路均能自动进入有效循环。否则称为无自启动能力。第4章 小规模时序电路

28、及其应用图4-24 例4.8状态图 第4章 小规模时序电路及其应用(5)分析逻辑功能。从以上分析可知，该电路每经3个时钟脉冲，状态循环一次，因此这是一个具有自启动能力的模3计数器(三进制计数器或3分频器)。【例例4.9】时序逻辑电路如图4-25所示，试分析它的逻辑功能。第4章 小规模时序电路及其应用图4-25 例4.9电路图第4章 小规模时序电路及其应用(1)确定电路时钟脉冲触发方式。该电路由3个JK触发器构成。时钟CP脉冲分别与每个触发器的时钟脉冲端相连，CP0=CP1=CP2=CP，输出信号仅与状态Q有关，因此电路是一个同步时序逻辑电路。(2)写出驱动方程。J0=K0=1 J1=K1=Qn

29、0J2=K2=Qn1Qn0第4章 小规模时序电路及其应用(3)列状态方程。将上述驱动方程代入JK触发器的特性方程中，得到电路的状态方程为 第4章 小规模时序电路及其应用(4)列状态表。列出状态表如表4-12所示。在列表时可首先假定电路的现态为000，代入状态方程，得出电路的次态为001，再以001作为现态求出下一个次态010。如此反复进行，即可列出所分析电路的状态表。(5)画状态图，如图4-26所示。第4章 小规模时序电路及其应用表表4-12 例例4.9的状态表的状态表 第4章 小规模时序电路及其应用图4-26 例4.9状态图 第4章 小规模时序电路及其应用(6)画时序图。设电路的初始状态为0

30、00，根据状态表和状态图，画出时序图，如图4-27所示。图4-27 例4.9时序图第4章 小规模时序电路及其应用(7)分析逻辑功能。由状态表、状态图和时序图均可看出，此电路有8个有效工作状态，在时钟脉冲CP的作用下，由初始000状态依次递增到111状态，其递增规律为每输入一个CP脉冲，电路输出状态按二进制运算规律加1。所以此电路是一个3位二进制同步加法计数器。如果把计数器输出作为存储器的地址，那么我们就可以按顺序访问存储器中的数据。其关系图如图4-28所示。第4章 小规模时序电路及其应用图4-28 顺序访问存储器图第4章 小规模时序电路及其应用4.4.1 设计步骤设计步骤 同步时序电路的设计步

31、骤如下：（1）根据设计功能要求，画状态图。这是整个时序电路设计中关键的一步，是以下设计的依据。对于初学者来说，往往要对被设计电路的逻辑要求先进行分析，建立状态图，然后再列状态表。在较为熟练以后，也可直接列出状态表而不画状态图。*4.4 4.4 典型同步时序电路的设计典型同步时序电路的设计 第4章 小规模时序电路及其应用（2）选择触发器类型，根据电路的状态数确定所需的触发器的个数，然后导出状态方程，再列出电路的输出方程及触发器的驱动方程。（3）根据输出方程及驱动方程，可以画出基于触发器的逻辑电路图。第4章 小规模时序电路及其应用4.4.2 设计举例设计举例【例例4.10】用下降沿触发的JK触发器

32、设计一个同步计数器，其状态转移图如图4-29所示。写出状态方程和驱动方程，画出逻辑电路图。第4章 小规模时序电路及其应用图4-29 同步计数器状态转移图 第4章 小规模时序电路及其应用(1)根据状态转移图列出编码状态表，如表4-13所示。表表4-13 例例4.10状态表状态表 第4章 小规模时序电路及其应用(2)由状态方程确定驱动方程和输出方程。由表4-13的状态转换表可以画出图4-30 所示的次态卡诺图及输出卡诺图。根据次态卡诺图写出次态方程为第4章 小规模时序电路及其应用图4-30 例4.10卡诺图(a)Qn+11次态卡诺图;(b)Qn+10次态卡诺图;(c)输出C卡诺图第4章 小规模时序

33、电路及其应用将每个状态方程与特征方程比较，可以得出每个触发器的驱动方程为J1=K1=Qn0 J0=K0=1 根据输出卡诺图写出输出（进位信号）方程为C=Qn1Qn0此逻辑电路有四个状态，它们全部为有效循环状态，因此不存在多余状态的问题，电路肯定能够一通电就自启动正常工作。第4章 小规模时序电路及其应用(3)画逻辑图。根据上面求得的驱动方程和输出方程画出逻辑电路，如图4-31所示。图4-31例4.10同步计数器的逻辑电路图 第4章 小规模时序电路及其应用【练习练习1】RS触发器如图4-32所示。测试电路，并将结果列表。根据测试结果回答问题。(1)该RS触发器的状态方程是什么？(2)当R=S=1时

34、，RS触发器的输出状态是什么？(3)RS触发器的约束条件是什么？4.5 4.5 小规模时序电路的计算机仿真小规模时序电路的计算机仿真 第4章 小规模时序电路及其应用图4-32 RS触发器 第4章 小规模时序电路及其应用图4-33 JK触发器 第4章 小规模时序电路及其应用【练习练习2】74112双JK触发器如图4-33所示。(1)测试电路D和D两个控制端及J、K两个输入端，并将测试结果列表。求出该触发器的状态方程。(2)设电路J=K=1，D=D=1，然后给CP端输入频率f=1 KHz的方波信号，用逻辑分析仪检测该触发器Q端的波形，观察输出状态何时被触发翻转。确定Q端的输出波形的频率f的值。RR

35、SS第4章 小规模时序电路及其应用【练习练习3】创建如图4-34所示的D触发器应用电路。(1)写出各触发器的状态方程和驱动方程。指出电路的功能。(2)通过单刀双掷开关S、R分别加置位、复位信号。时钟脉冲源频率设置为100 Hz。各触发器的输出端接数码管显示输出数码。接通电源，不论是先置位还是先复位，可以看到的输出状态是什么？(3)各触发器的输出端接探测器显示输出数码，根据探测器的亮灭，可以看到输出状态是什么？如果把3个探测器换成3个彩灯，再看看输出是什么效果。(4)利用逻辑分析仪观测输入、输出波形图。第4章 小规模时序电路及其应用图4-34 练习3电路图第4章 小规模时序电路及其应用【*练习练习4】有一个仿真电路如图4-35所示。利用逻辑分析仪的观测计数选通、锁存和清零信号波形，分析计数选通、锁存和清零信号的时序关系。第4章 小规模时序电路及其应用图4-35 计数选通、锁存和清零信号时序电路