《数字电子技术 》课件第7章 (4).ppt

1、第7章简单时序逻辑电路 第第7 7章简单时序逻辑电路章简单时序逻辑电路 7.1概述概述 7.2寄存器寄存器 7.3计数器计数器 7.4移位寄存器型计数器移位寄存器型计数器 7.5顺序脉冲发生器顺序脉冲发生器 7.6半导体存储器半导体存储器 第7章简单时序逻辑电路 7.1概述概述7.1.1时序逻辑电路的特点时序逻辑电路的特点1.时序逻辑电路的电路结构时序逻辑电路的特点是：任一时刻的输出不仅取决于该时刻电路的输入逻辑变量的状态，而且还与电路原来的状态有关。因此，时序逻辑电路中必须包含具有记忆功能的存储电路（常用触发器构成），并且其输出与输入变量一起决定电路的次状态。图71即为满足以上特点的时序逻辑

2、电路的一般结构框图。第7章简单时序逻辑电路 图71时序逻辑电路的一般结构框图第7章简单时序逻辑电路 图中，(x1,xi)为一组输入变量；(y1,yj)为一组输出变量；(p1,ps)为一组存储电路输入变量；(q1,qk)为一组存储电路输出并反馈至组合逻辑电路输入的变量。由图可见，（x1,xi）和（q1,qk）共同作用产生（y1,yj）和（p1,ps）,而（p1,ps）又决定了（q1,qk）。第7章简单时序逻辑电路 一般而言，时序逻辑电路由组合逻辑电路和存储电路相互连接构成。但今后我们遇到的时序逻辑电路并不是每一个都具有这种完整形式。例如，有些时序逻辑电路可能没有组合逻辑电路部分，有些可能没有输入

3、逻辑变量，但它们只要具有时序逻辑电路的基本特点，即具有记忆以前状态的存储电路，那就都属于时序逻辑电路，但都必须有存储电路。第7章简单时序逻辑电路 2.时序逻辑电路的描述方法时序逻辑电路的描述方法时序逻辑电路的描述方法主要有以下几种：(1)逻辑表达式。图71中，用X（x1,xi）代表输入变量，Y（y1,yj）代表输出变量，P（p1,ps）代表存储电路输入变量，Q（q1,qk）代表存储电路输出状态。这些信号之间的关系可用以下三个逻辑方程表示：Y(tn)=F1X(tn)，Q（tn）(71)Q(tn1)=F2P(tn)，Q（tn）(72)P(tn)=F3X(tn)，Q（tn）(73)第7章简单时序逻辑

4、电路 以上三式也全面地描述了时序逻辑电路的逻辑功能。(2)状态转换表。状态转换表又称状态表，它是时序逻辑电路输入状态与对应输出状态和存储电路（触发器）现态、次态关系表。(3)状态转换图。状态转换图又称状态图，它以图形方式表示时序逻辑电路状态转换的规律。(4)时序图。时序图又称波形图，它表示时序逻辑电路输入信号、输出信号和电路状态在时间上的对应关系。上述四种分析方法是对时序逻辑电路逻辑关系的不同描述，适用于任何形式的时序电路。第7章简单时序逻辑电路 3.时序逻辑电路的分类时序逻辑电路的分类 时序逻辑电路按不同的方式可分为不同的类型，主要分类如下：按电路输出信号的特性分：主要有穆尔型（Moore）

5、和米莱型（Mealy）。满足式(71)的为米莱型；若输出只与存储电路的现态有关，与现态输入X(tn)无关，构成Y(tn)=FQ(tn)关系，则称为穆尔型。这两种电路的分析和设计过程基本上是一致的。按逻辑功能分：典型的有计数器、寄存器、移位寄存器、顺序脉冲发生器等，还有实现各种不同操作的时序逻辑电路。第7章简单时序逻辑电路 按时序逻辑电路的工作方式分：主要有同步时序逻辑电路和异步时序逻辑电路。电路中各存储单元的更新是在同一时钟信号控制下同时完成的，称为同步时序逻辑电路；电路中各存储单元无统一的时钟控制(不受同一时钟控制)的，称为异步时序逻辑电路。第7章简单时序逻辑电路 7.1.2时序逻辑电路的一

6、般分析方法时序逻辑电路的一般分析方法时序逻辑电路一般情况下按下述步骤进行分析：(1)写方程组。根据给定的逻辑电路图分别写出以下方程组：时钟方程组，由存储电路中各触发器时钟信号CP的逻辑表达式构成。输出方程组，由时序电路中各输出信号的逻辑表达式构成。驱动方程组，由存储电路中各触发器输入信号的逻辑表达式构成。第7章简单时序逻辑电路(2)求状态方程组。将驱动方程代入各相应触发器的特征方程，得到各触发器的状态方程，即各触发器次态的输出逻辑表达式。(3)列状态转换表，画状态转换图。依次假定电路现态Qn，代入状态方程组和输出方程组，求出相应的次态Qn+1和输出，并列表、画图，以便直观地反映电路的工作特性。

7、(4)说明电路功能。说明电路为何种功能电路，能否自启动。第7章简单时序逻辑电路【例例71】分析图72所示电路的逻辑功能。解解(1)写方程组。由图可得时钟方程为 321QQQYCP1=CP2=CP3=CP4 输出方程为 驱动方程组为 J1=Q3 K1=1 J2=Q1 K2=Q1 J3=21QQ K3=1 第7章简单时序逻辑电路 图72 例7-1用图第7章简单时序逻辑电路(2)求状态方程组。将J、K代入JK触发器的特征方程,得 1n1Q=3Q1Q 1n2Q=21QQQQ12 1n3Q=21QQ 3Q=21QQ3Q 第7章简单时序逻辑电路(3)列状态转换表。令Q3Q2Q1=000开始，求出次态和输出

8、。该次态又作为下一个脉冲到来后的现态，依次计算。结果列于表71中。表 7.1 第7章简单时序逻辑电路 (4)画状态转换图。图73中，X/Y表示输入/输出。该电路无输入信号，只在脉冲有效电平（CP=0）时，发生状态的变化。另外，可利用的有效状态只有个，101、110、111为无效状态，它们在CP脉冲作用下，能自动进入有效状态循环中来，称之为能自启动。否则就是不能自启动。时序图如图74所示。第7章简单时序逻辑电路 图73例71电路状态转换图 第7章简单时序逻辑电路 图74例71电路时序图 第7章简单时序逻辑电路(5)说明电路功能。由以上分析可知：该电路为能自启动的同步五进制加法计数器，对时钟脉冲计

9、数。第7章简单时序逻辑电路 7.2寄存器寄存器寄存器是时序逻辑电路中结构和功能最简单的基本数字逻辑部件，在数字系统和计算机中，用以存放数据和代码。它具备存入、存放、传递数据信息的功能。寄存器是由具有存储功能的触发器和由门电路组成的控制电路构成的。存放n位二进制信息的寄存器，就需要n个触发器。第7章简单时序逻辑电路 若n位信息同时被存入寄存器或同时由寄存器输出，则称为并行输入或并行输出；若n位信息在n个时钟脉冲作用下，依次存入n位寄存器或依次由n个寄存器输出，则称为串行输入或串行输出。寄存器输入、输出的方式包括并入/串出、并入/并出、串入/串出、串入/并出等多种形式。第7章简单时序逻辑电路 7.

10、2.1数码寄存器数码寄存器数码寄存器(又称基本寄存器)是最简单的寄存器。它只有清除原有数码和接收存放数码的功能。图75所示是4位寄存器T4175的内部逻辑图，它由4个上升沿触发的D触发器构成，用于存放4位二进制数。其中，0是并行数据输入端，Q0Q3是并行数据输出端，RD为异步清零端，CP是时钟控制端。第7章简单时序逻辑电路 图754位寄存器T4175的内部逻辑图第7章简单时序逻辑电路 数码寄存器的功能如下:第7章简单时序逻辑电路 7.2.2移位寄存器移位寄存器 第7章简单时序逻辑电路 图764位单向右移移位寄存器(a)逻辑图；(b)时序图 第7章简单时序逻辑电路 设输入数码为1101，则在CP

11、移位脉冲作用下，其数码移动情况如表72所示。可见，当来过4个CP脉冲后，11014位数码全部被移入寄存器中，并从4个触发器的Q端得到并行数码输出,再经4个CP脉冲，则由Q3全部串行输出。同理，数据由右输入可构成左移移位寄存器。上述移位寄存器数据都是串行输入的，事实上，在数据输入形式上还可实现并行输入、左移或右移串行输出等多种工作方式。第7章简单时序逻辑电路 表 7.2 移位寄存器中数码的移动 移位寄存器中数码 CP F0 F1 F2 F3 0 1 2 3 4 0 1 0 1 1 0 0 1 0 1 0 0 0 1 0 0 0 0 0 1 第7章简单时序逻辑电路 2.双向移位寄存器双向移位寄存器

12、将左移和右移移位寄存器结合起来，加上移位控制端，在方向控制信号作用下可构成双向移位寄存器。图77所示是4位双向移位寄存器，它由4个与或非门构成4个2选1数据选择器,M为移位方向控制信号。当M=1时，右移输入与门被打开，左边触发器的Q经与或非门反向后加至相邻右边触发器输入D端，在CP脉冲到来时DSR数据自左向右移；反之，当M=0时，左移输入与门被打开，DSL自右向左移，从而构成双向移位寄存器。第7章简单时序逻辑电路 图77双向移位寄存器第7章简单时序逻辑电路 由图由图77可写出驱动方程组为可写出驱动方程组为 0D=n1QMDMSR 1D=n2QMMn n0 0Q Q 2D=n3n1QMQM 3D

13、=SLDMQMn2 第7章简单时序逻辑电路 将其代入D触发器的特征方程，求出状态方程组为 1n0Q n1QMDMSR 1n1Q n2QMMn n0 0Q Q cp 上升沿有效 1n2Q n3n1QMQM 1n3Q SLDMQMn2 第7章简单时序逻辑电路 当M=1时，电路为右移移位寄存器，即 SR1n0DQ n n0 0Q Q1n1Q n11n2QQ cp 上升沿有效 n21n3QQ 第7章简单时序逻辑电路 当M=0时，电路为左移移位寄存器，即 1n0Q=n1Q 1n1Q=n2Q 1n2Q n3Q 1n3Q SLD 第7章简单时序逻辑电路 3中规模集成移位寄存器中规模集成移位寄存器集成移位寄存

14、器种类很多，功能与前所述相同。它有双向、单向之分，也有并入/并出、并入/串出、串入/并出、串入/串出之分，还有4位、8位等类型。图78所示是一种功能较强的集成4位双向移位寄存器74LS194。74LS194的状态表如表73所示。第7章简单时序逻辑电路 图784位双向移位寄存器74LS194（a）逻辑功能示意图；（b）引脚图 第7章简单时序逻辑电路 表表7374LS194的状态表的状态表 第7章简单时序逻辑电路 图79由74LS194构成的8位双向移位寄存器第7章简单时序逻辑电路 7.3计数器计数器能够实现计数功能的电路称为计数器。它是应用最为广泛的典型时序逻辑电路，是现代数字系统中不可缺少的组

15、成部分。它不仅能对脉冲个数进行计数，还可实现定时、分频、数字运算等功能。计数器按照对脉冲计数值增减可分为加法计数器、减法计数器和可逆计数器。计数器按照各触发器计数脉冲引入时刻可分为同步计数器和异步计数器。若各触发器受同一时钟脉冲控制，其状态更新是在同一时刻完成的，则为同步计数器；反之，则为异步计数器。计数器按照计数的循环长度可分为二进制计数器、八进制计数器、十进制计数器、十六进制计数器、N进制计数器等，也就是不同的计数长度。第7章简单时序逻辑电路 7.3.1同步计数器同步计数器由于同步计数器的时钟脉冲同时触发计数器中所有触发器，各触发器状态更新是同步的，因此同步计数器的工作速度快，工作频率高。

16、1.同步二进制计数器同步二进制计数器同步二进制计数器一般由JK触发器转换成T触发器构成。因为T触发器只有两个功能(T=1时，计数；T=0时，保持）,满足脉冲计数的要求。1)同步二进制加法计数器(1)电路组成。图710所示的是4位同步二进制加法计数器逻辑图。第7章简单时序逻辑电路 图7104位同步二进制加法计数器逻辑图 第7章简单时序逻辑电路(2)工作原理分析。写方程式。时钟方程:CP0=CP1=CP2=CP3=CP 输出方程:Cnnnn3210=Q Q Q Q(74)(75)驱动方程:第7章简单时序逻辑电路 求状态方程组。由T触发器的特征方程 nnnnQTQTQTQ1可得 n3n2n1n0n3

17、n2n1n0n3n2n1n01n3n2n1n0n2n1n0n2n1n01n2n1n1n0n11n1n01n0QQQQQQQQQQQQQQQQQQQQQQQQQQQQQQn n0 0n n0 0Q QQ Q第7章简单时序逻辑电路 计算 依次设定电路现态n0n1n2n3QQQQ，代入状态方程组(7.6)，即可求出相应次态1n01n11n21n3QQQQ一般从n0n1n2n3QQQQ=0000 开始，计算出次态，再以该状态为现态，求出下一次态从而可得状态表 7.4、状态图 7.11、波形图 7.12.第7章简单时序逻辑电路 表表744位同步二进制加法计数器的状态表位同步二进制加法计数器的状态表 第7

18、章简单时序逻辑电路 图711图710所示电路的状态图 第7章简单时序逻辑电路 图712图710所示电路的波形图 第7章简单时序逻辑电路 说明电路功能。由图711可知，图710所示电路中每一位均以二进制加法对脉冲计数,因此该电路是4位二进制加法计数器。每到来一个脉冲,计数器自动加1，按000000010010001111110000规律循环。该计数器n=4，N=24=16，可记录N-1=15个脉冲。在第16个脉冲到来时，计数器返回至初态0000，且C=Qn3Qn2Qn1Qn0=1，产生一个进位脉冲。n位计数器的计数长度为2n。第7章简单时序逻辑电路 由图712不难看出，第一级触发器F0到来一个C

19、P脉冲，状态翻转一次，输出Q0的频率为CP脉冲的1/2，第二级触发器F1到来两个CP脉冲，状态翻转一次，输出Q1的频率为CP脉冲的1/4依此类推，第n+1级触发器输出信号的频率为CP脉冲的1/2n。也就是说，每经过一级触发器，输出信号的频率降低1/2。这就是计数器的分频作用。由驱动方程组(76)可以说明，只有在第i位以下各位(最低位例外)输出均为1时(如T3=Qn2Qn1Qn0=1)，再到来一个CP脉冲，触发器才能翻转，否则保持原状态，因此，Ti+1=QniQni-1Qn0是构成二进制加法计数器级间连接的依据。第7章简单时序逻辑电路 2)同步二进制减法计数器图713所示为4位同步二进制减法计数

20、器逻辑图。由二进制减法计数器的计数状态转换规律，可以找出同步二进制减法计数器各位触发器的翻转条件。第7章简单时序逻辑电路 图7134位同步二进制减法计数器逻辑图 第7章简单时序逻辑电路 同步二进制减法计数器与同步二进制加法计数器相似，除最低位外，其余各触发器的输入端均取自低位触发器的Q端，借位输出B为各触发器Q端输出线与的结果。其输出和驱动方程为 B=3210QQQQ (7.8)T0=1 T1=0Q T2=10QQ (7.9)T3=210QQQ 第7章简单时序逻辑电路 表 7.5 四位同步二进制减法计数器状态表 第7章简单时序逻辑电路 图7144位同步二进制减法计数器的状态图 第7章简单时序逻

21、辑电路 图7154位同步二进制减法计数器的时序图 第7章简单时序逻辑电路 3)同步二进制可逆计数器将同步二进制加法计数器和减法计数器结合起来，增加控制门，产生加/减控制信号来改变各触发器输入信号的连接，使计数器成为既能作加法运算又能作减法运算的可逆计数器。二进制可逆计数器可分为单时钟输入式和双时钟输入式。图716所示为单时钟输入式4位二进制可逆计数器。在进行加/减操作时，使用同一CP端作时钟信号输入端,每个触发器的驱动方程为 Ti=S(Q0Q1Qi-2Qi-1)+S(10QQ0121iiQ QQ Q)第7章简单时序逻辑电路 图7.17所示为双时钟输入式,当进行加法运算时,时钟信号从CP+端输入

22、.当数码由15变为0时,输出一个进位脉冲;当进行减法运算时,时钟信号从CP-端输入.当数码由0变为15时,输出一个借位脉冲.第7章简单时序逻辑电路 图716单时钟输入式4位二进制可逆计数器 第7章简单时序逻辑电路 图717双时钟输入式4位二进制可逆计数器 第7章简单时序逻辑电路 采用集成电路74LS191可以方便地构成可逆计数器。图718(a)所示为由74LS191构成的可预置数4位同步二进制可逆计数器逻辑图，图718(b)所示为74LS191的外部引线图。表76为74LS191功能表。第7章简单时序逻辑电路 图71874LS191的逻辑图及外部引线图(a)逻辑图;（b)外部引线图 第7章简单

23、时序逻辑电路 表7674LS191的功能表 第7章简单时序逻辑电路 由图7.18 和表 7.6 可见,74191 主要功能如下:当S=0、1LD、M=0 时,电路进行加法计算.当S=0、1LD、M=1 时,电路进行减法计算.当S=1、1LD时,电路保持原状态.当0LD时,电路具有予置数功能.第7章简单时序逻辑电路 2.同步十进制计数器同步十进制计数器我们把二十进制计数器叫做十进制计数器。二十进制有多种编码，这里介绍常用的8421编码的十进制计数器。1)同步十进制加法计数器(1)电路组成。图719所示的是由4个JK触发器和2个进位门构成的同步十进制加法计数器，CP是输入计数脉冲，C是进位输出信号

24、。第7章简单时序逻辑电路 图719同步十进制加法计数器 第7章简单时序逻辑电路(2)工作原理分析。写方程式。时钟方程:3210CPCPCPCPCP（710）输出方程:n0n3QQC(711)驱动方程:1KJ0003n0n1n23n0n122n01n0n31QK,QQQJQQKJQKQQJ(712)第7章简单时序逻辑电路 求状态方程组，即 n3n0n3n0n1n2n33n331n3n2n1n0n2n0n1n22n221n2n1n0n1n0n3n11n111n1n0n00n001n0QQQQQQQKQJQQQQQQQQKQJQQQQQQQKQJQQQKQJQ（7.13）第7章简单时序逻辑电路 表表

25、77计算结果计算结果 第7章简单时序逻辑电路 画状态图和时序图。8421码同步十进制加法计数器的状态图如图720所示，时序图如图721所示。说明电路功能。由状态图可见，该电路为8421码同步十进制加法计数器，并且内部能够自启动。第7章简单时序逻辑电路 图7208421码同步十进制加法计数器的状态图第7章简单时序逻辑电路 图7218421码同步十进制加法计数器的时序图第7章简单时序逻辑电路 2)同步十进制减法计数器图722同步十进制减法计数器第7章简单时序逻辑电路 3)同步十进制可逆计数器图723所示为采用中规模集成电路74LS190构成的可预置数同步十进制可逆计数器逻辑图。表78为74LS19

26、0的功能表。表 7.8 74LS190功能表 第7章简单时序逻辑电路 图723同步十进制可逆计数器74LS190逻辑图 第7章简单时序逻辑电路 7.3.2异步计数器异步计数器异步计数器结构简单，但是因计数脉冲加在最低位，低位输出作为相邻高位的计数输入，因而必须等到前一状态稳定后，才允许输入下一脉冲，从而产生逐级延时，所以计数速度慢，工作频率低，在大型数字设备中较少采用。在分析异步计数器时，首先要建立各级触发器的时钟方程，注意各级只在有效时钟脉冲到来时才翻转，否则状态保持不变，而且必须从第一级开始分析状态。第7章简单时序逻辑电路 1.异步二进制计数器异步二进制计数器1)异步二进制加法计数器在T触

27、发器中，T1时，为只有翻转功能的T触发器，只要有效时钟脉冲到来就翻转。把T触发器串接起来，便可构成n位二进制异步计数器。(1)电路组成。图724所示为3位异步二进制加法计数器逻辑图，它由三级T触发器组成。Qi为各触发器的输出，C为进位输出。第7章简单时序逻辑电路 图7243位异步二进制加法计数器 第7章简单时序逻辑电路(2)工作原理分析。写方程式。时钟方程:CP0=CPCP1=Q0CP2=Q1(714)进位输出方程:Cnnn210=Q Q Q(715)第7章简单时序逻辑电路 求状态方程组，即 1n0Qn0Q cp 下降沿有效 1n1Qn1Q cp 下降沿有效 (7.16).1n2Qn2Q cp

28、 下降沿有效 计算 设定起始状态为=000,依次代入状态方程组,运算后结果列于表7.9 中 第7章简单时序逻辑电路 表表 7.9 输入 CP脉 冲 个数 n2Q n1Q n0Q 1n2Q 1n1Q 1n0Q 说 明 0 0 0 0 0 1 CP1 0 0 1 0 1 0 CP1 CP2 0 1 0 0 1 1 CP1 0 1 1 1 0 0 CP1 CP2 CP3 1 0 0 1 0 1 CP1 1 0 1 1 1 0 CP1 CP2 1 1 0 1 1 1 CP1 0 1 2 3、4 5 6 7 1 1 1 0 0 0 CP1 CP2 CP3 第7章简单时序逻辑电路 第7章简单时序逻辑电路

29、画状态图和波形图。3位异步二进制加法计数器的状态图和时序图分别如图725和图726所示。图7253位异步二进制加法计数器的状态图 第7章简单时序逻辑电路 图7263位异步二进制加法计数器的时序图 第7章简单时序逻辑电路 2)异步二进制减法计数器图727所示的是由T触发器构成的3位异步二进制减法计数器逻辑图。与图724比较可知，它们在结构上很相似，都是将低位触发器的输出端接到高位触发器的CP端；不同的是，加法计数器的Q端接高位触发器的CP端，而减法计数器是以低位触发器的Q端接高位触发器的CP端。第7章简单时序逻辑电路 图7273位异步二进制减法计数器逻辑图 第7章简单时序逻辑电路 异步二进制减法

30、计数器的分析方法与异步二进制加法计数器的相同，此处不再赘述。表710为3位异步二进制减法计数器的功能表。图728和图729分别为3位异步二进制减法计数器的状态图和波形图。第7章简单时序逻辑电路 表表7103位异步二进制减法计数器的功能表位异步二进制减法计数器的功能表 第7章简单时序逻辑电路 图7283位异步二进制减法计数器的状态图 第7章简单时序逻辑电路 图7293位异步二进制减法计数器的时序图 第7章简单时序逻辑电路 2.异步十进制计数器异步十进制计数器1)异步十进制加法计数器(1)电路组成。图730所示为异步十进制加法计数器逻辑图，它由4个JK触发器和2个与非门构成，CP是输入计数脉冲，C

31、是进位信号，RD是复位端。第7章简单时序逻辑电路 图730异步十进制加法计数器逻辑图 第7章简单时序逻辑电路(2)工作原理分析。写方程式。时钟方程：013021CPCPCPCPQCPQ(717)输出方程：nn30CQ Q(718)第7章简单时序逻辑电路 驱动方程:00n13122nn3213JK1JQ K1JK1JQ Q K1(719)第7章简单时序逻辑电路 求状态方程组。将式(719)代入JK触发器的特征方程可得状态方程组为(720)第7章简单时序逻辑电路 第7章简单时序逻辑电路 表 7.11 异步十进制加法计数器状态表 第7章简单时序逻辑电路 画状态图和时序图。异步十进制加法计数器的状态图

32、和时序图分别如图731和图732所示。图731异步十进制加法计数器的状态图 第7章简单时序逻辑电路 图732异步十进制加法计数器的时序图 第7章简单时序逻辑电路 3)异步十进制减法计数器图733所示为异步十进制减法计数器的逻辑图。异步十进制减法计数器的分析方法与异步十进制加法计数器的相同，请读者自行分析。第7章简单时序逻辑电路 图733异步十进制减法计数器 第7章简单时序逻辑电路 7.3.3集成计数器构成集成计数器构成N进制计数器的方法进制计数器的方法集成计数器功能全，除用于计数外，还设有异步清零、预置数和保持等功能，因而被广泛应用。同时，中规模集成电路设置多个输入端，主要用于功能扩展。常见的

33、集成计数器一般为二进制(多位二进制)和十进制计数器。若要构成任意进制，即N进制，如五进制、七进制、十二进制等模数(进制数)不等于2n的计数器，通常可采用以下几种方法。第7章简单时序逻辑电路 1.级联法级联法根据计数容量的要求，将几片电路串联，可得到总容量N=N1N2的计数器。【例例72】试用两片74LS290异步二五十进制计数器连接成N=50的计数器。解解表712为74LS290的功能表。可见，74LS290既可作为十进制计数器，又可作为五进制计数器。当R01=R02=1时，各触发器同时置0；当S91=S92=1时，计数器被置成9；正常计数时，R01=R02=S91=S92=0。第7章简单时序

34、逻辑电路 表 7.12 74LS290 功能表 第7章简单时序逻辑电路 图734异步五十进制计数器 第7章简单时序逻辑电路 这种级联采用的是异步式，计数脉冲只加在低位片上，将低位片进位输出作为高位片的计数输入脉冲。级联方法也可采用同步式,计数脉冲同时加在各片输入端，而将低位片进位输出作为高位片的片选或计数脉冲输入选通的控制信号。第7章简单时序逻辑电路 2.复位法复位法复位法采用的是计数器的异步置零端，当计数器从初始置零状态计入N个计数脉冲后，将N的二进制状态SN译码，并将此信号送至异步置零端，使计数器强制清零、复位，再开始下一计数循环。计数器跳过(M-N)个状态，得到N进制计数器(MN)。第7

35、章简单时序逻辑电路【例73】试用74LS290采用复位法构成九进制计数器。解解因为74LS290是十进制计数器，即M=10，MN，故可以构成九进制计数器。方法如下：设电路从Q3Q2Q1Q0=0000开始，计入九个脉冲后其状态为Q3Q2Q1Q0=1001。将Q3和Q0的“1”电平加至R01和R02异步置零端，在1001出现的瞬间，电路便复位，回到0000初态，跳过“9”而构成九进制计数器。图735(a)为由74LS290构成的九进制计数器电路图。第7章简单时序逻辑电路 图735例73连接图 第7章简单时序逻辑电路 用复位法构成的N进制计数器，方法简便，但可靠性差。由例73可见，“1001”状态出

36、现时间短暂，因而清零脉冲也很窄，加之计数器内部的各触发器性能差异，极易造成循环不正常。为了克服这一弊端，可采用改进电路，如图735(b)所示，图中Q3Q0=0作为RS触发器中G1的触发信号，使Q=1并保持，直至下一个CP计数脉冲高电平到来，触发器翻转，Q=0,使清零脉冲宽度与CP低电平宽度相等,电路有足够的时间清零。用反馈复位法可以方便地得到N进制计数器。第7章简单时序逻辑电路 3.置位法置位法采用置位法构成N进制计数器电路，必须具有预置数功能。其方法是:利用预置数功能端，使计数过程中，跳过(M-N)个状态，强行置入某一设置数，当下一个计数脉冲输入时，电路从该状态开始下一循环。【例例74】试用

37、74LS161采用置位法构成六进制计数器。解解74LS161为4位二进制同步计数器，如图736所示。表713为其功能表。74LS161可预置数，能构成16以内不同进制的计数器。第7章简单时序逻辑电路 图736例74接线图 第7章简单时序逻辑电路 选择循环顺序为S4(0100)S9(1001)，当计数到状态S9(1001)时，进位端C输出为高电平“1”，反相后使LD=0。电路进入预置数状态，下一个计数脉冲到来时，将AD端数据“0100”置入计数器，之后从0100开始下一循环，直至“1001”，跳过S10S15、S0S3,计16个状态。在构成N进制计数器时，可根据要求和器件功能选择合适的方式。第7

38、章简单时序逻辑电路 表 7.13 74LS161 功能表 第7章简单时序逻辑电路 7.3.4同步计数器的设计方法同步计数器的设计方法1.同步计数器的设计方法同步计数器的设计方法同步计数器的设计是同步计数器分析的逆过程。本节着重介绍采用触发器和门电路等小规模集成电路构成同步计数器电路的常用设计方法。步骤如下：(1)根据设计要求，建立原始状态图。无论何种时序逻辑电路，这一步都是很关键的，必须全面、准确地反映设计要求。对于同步计数器，首先必须按照进制和加/减的要求建立原始状态图。第7章简单时序逻辑电路(2)确定选择触发器的数量和类型，进行状态分配。根据2nN2n-1进制的要求，确定满足N进制的n，n

39、即为触发器的数量。选择合适类型的触发器，使电路最简。由于同步N进制计数器有N个状态，因而省去化简合并状态的过程，可直接确定采用何种编码进行状态分配并画出编码后的状态图，常用的为8421码。(3)求状态方程组和输出方程。根据编码后的状态图，画出计数器次态和输出卡诺图，从而求出电路的状态方程组和输出方程。计数器次态卡诺图可将n位画在一张图上，也可分别画出各位的卡诺图。第7章简单时序逻辑电路(4)检查能否自启动。当2nN时，会出现无效状态，它们在合并最小项时，被作为约束项参与化简，因此有可能形成无效循环，致使计数器不能自启动，所以必须分析无效状态的转换情况。将各个无效状态依次代入状态方程组和输出方程

40、计算，如不能自启动，则应该重新选择编码或采取其它措施(如可用置数法使之置入有效状态)修改设计。(5)求驱动方程组。将求出的状态方程组与选用的触发器的特征方程进行比较，求出各位触发器的输入方程，建立计数器的驱动方程组。(6)搭电路逻辑图。对同步计数器，各触发器具有同一个时钟脉冲CP，而且CP即为输入计数脉冲。第7章简单时序逻辑电路 2.设计举例设计举例【例75】试设计一个同步十进制加法计数器。解解(1)根据设计要求，建立原始状态图。由设计要求可知，该计数器有10个状态，每输入一个计数脉冲，状态改变一次。当计数(输入)置第10个脉冲时，返回到初始态，并输出一个进位脉冲C。将10个状态分别记为S0、

41、S1、S2、S3、S4、S5、S6、S7、S8、S9，当S=S9时，C=1，其余状态下C=0。画出原始状态图，如图737所示。第7章简单时序逻辑电路 图737原始状态图 第7章简单时序逻辑电路(2)确定选择触发器的数量和类型，进行状态分配。由2n102n-1可知n=4，所以最少要用4个触发器，而24=16，故必须从16个状态中选出10个状态作为计数循环转移状态，而有6个为无效状态。选择JK触发器构成，其特征方程为 nnnQK1JQQ第7章简单时序逻辑电路(3)选择8421码进行状态分配，4个触发器输出排列为Q3Q2Q1Q0。在4位二进制数按8421码构成的16个状态中，可选出任意10个状态构成

42、十进制，方案很多，现选择S0S9，即 S0=0000,S1=0001,S2=0010,S3=0011,S4=0100S5=0101,S6=0110,S7=0111,S8=1000,S9=1001 第7章简单时序逻辑电路 图738编码后的状态图 第7章简单时序逻辑电路(4)求状态方程组和输出方程。画Q3Q2Q1Q0四变量次态卡诺图，如图739所示。n 1nnnnnn3210301n 1nnnnnnnnnnnnn21021202102102n 1nnnnn130101n 1n00QQ Q Q QQ QQQ Q QQ QQ QQ Q QQ Q QQQ Q QQ QQQ(719)输出方程为 nnC 3

43、0Q Q(722)第7章简单时序逻辑电路(5)检查能否自启动。由于101011116种状态没有使用为无效状态，合并最小项时作为约束项，因而有可能形成无效循环。将各个无效状态依次代入状态方程组(721)和输出方程(722)进行计算，计算结果见表714。第7章简单时序逻辑电路 图739四变量卡诺图 第7章简单时序逻辑电路 表714无效状态转换表 第7章简单时序逻辑电路 (6)求驱动方程组。将方程组(721)与JK触发器的特征方程比较，可得驱动方程组为 n03n0n1n23n0n12n0n12n01n0n3100QK QQQJQQK QQJQK QQJ1KJ(723)第7章简单时序逻辑电路 (7)搭

44、电路逻辑图。根据同步计数器的特点输入计数脉冲就是各个触发器的时钟脉冲，以及驱动方程和输出方程，可画出逻辑图(见图719)。第7章简单时序逻辑电路 7.4移位寄存器型计数器移位寄存器型计数器移位寄存器应用广泛，不仅用于存储数据、左移、右移，通过扩展接法增大寄存容量，还可构成计数器。如果将移位寄存器的输出经过一定方式反馈至串行输入端，那么在时钟信号作用下，电路将按一定顺序循环变化。这种电路称为移位寄存器型计数器。采用不同反馈电路，可得到不同形式的环形计数器。第7章简单时序逻辑电路 7.4.1环形计数器环形计数器1电路组成电路组成取Dn=Q1，即将F1的输出Q1接到Fn的输入Dn。由于这样连接以后，

45、触发器构成环形，因此称其为环形计数器。实际上，环形计数器是自循环的移位寄存器。图740所示的是一个4位环形计数器的逻辑图。第7章简单时序逻辑电路 图7404位环形计数器的逻辑图 第7章简单时序逻辑电路 2.工作原理工作原理利用逻辑分析的方法，可以很容易地画出环形计数器的状态图，如图741所示。由图741可知，这种电路在输入计数CP操作下，可以循环移位一个1，也可以循环移位一个0。如果选用循环移位一个1，则有效状态将是1000、0100、0010、0001。工作时，应先用启动脉冲将计数器置入有效状态，例如1000，然后才能加CP。第7章简单时序逻辑电路 图741环形计数器的状态图第7章简单时序逻

46、辑电路 3自启动问题自启动问题状态图告诉我们，这种计数器不能自启动。倘若由于电源故障或信号干扰，使电路进入无效状态，计数器就一直工作在无效状态，只有重新启动，才会回到有效状态。图742所示为能够自启动的4位环形计数器的逻辑图。第7章简单时序逻辑电路 图742能够自启动的4位环形计数器的逻辑图 第7章简单时序逻辑电路 由图742可得驱动方程组为 nnn3321n23n12n01D=Q Q QD=QD=QD=Q(724)第7章简单时序逻辑电路 将其代入D触发器的特征方程，可得状态方程组为 QQQQQQ QQQQn11n0n21n1n31n2n1n2n31n3(725)第7章简单时序逻辑电路 表表7

47、15能够自启动的能够自启动的4位环形计数器的状态表位环形计数器的状态表 第7章简单时序逻辑电路 图743能够自启动的4位环形计数器的状态图 第7章简单时序逻辑电路 基本特点基本特点 环形计数器的突出优点是，正常工作时所有触发器中只有一个是1(或0)状态，因此，可以直接利用各个触发器的Q端作为电路的状态输出，不需要附加译码器。当连续输入CP脉冲时，各个触发器的Q端或Q端将轮流出现矩形脉冲，所以又常把这种电路叫做环形脉冲分配器。其缺点是状态利用率低，即N个数需要N个触发器，使用触发器多。第7章简单时序逻辑电路 7.4.2扭环形计数器扭环形计数器扭环形计数器的逻辑图如图744所示，其结构特点是：图7

48、44扭环形计数器的逻辑图 0nnD-1Q(726)第7章简单时序逻辑电路 图745是一个4位扭环形计数器的状态图，有8个有效状态、8个无效状态，不能自启动，工作时应预先将计数器置成0000状态。第7章简单时序逻辑电路 图7454位扭环形计数器的状态图 第7章简单时序逻辑电路 图746能够自启动的4位扭环形计数器的逻辑图 第7章简单时序逻辑电路 综上可知扭环形计数器的特点是，每次状态变化时仅有一个触发器翻转，因此译码时不存在竞争冒险，而且所有的译码门都只需要两个输入端。但是，扭环形计数器仍然不能利用计数器的所有状态，在n位计数器中，有2n个有效状态和2n-2n个无效状态。它和环形计数器的共同缺点

49、是存在无效循环，不能充分利用计数器的所有状态。第7章简单时序逻辑电路 7.4.3最大长度移位寄存器型计数器最大长度移位寄存器型计数器最大长度移位寄存器型计数器是指由几位移位寄存器和异或反馈电路构成的，计数长度(或计数容量)为N=2n-1的移位寄存器型计数器。它是通过设计反馈电路来实现的，它产生序列信号，故又称为最长序列信号发生器或M序列信号发生器。表716所示为最大长度移位寄存器型计数器反馈逻辑表。第7章简单时序逻辑电路 表716最大长度移位寄存器型计数器反馈逻辑表 第7章简单时序逻辑电路 图7473位最大长度移位寄存器型计数器的逻辑图 第7章简单时序逻辑电路 实际上,n级最大长度移位寄存器型

50、计数器有2n个状态，但是由于无论有多少个0，异或的结果总为0，因而全0态为无效状态，所以n级最大长度移位寄存器型计数器有2n-1个有效状态。当电路初态为全0态时，无法自启动，必须修改反馈电路，使电路进入全0态后，在CP脉冲作用下，能通过0001态，自动进入有效循环，具备自启动特性，电路如图748所示。第7章简单时序逻辑电路 图748能够自启动的最大长度移位寄存器型计数器的逻辑图 第7章简单时序逻辑电路 7.5顺序脉冲发生器顺序脉冲发生器顺序脉冲发生器是能产生先后顺序脉冲的电路，又称节拍脉冲发生器或脉冲分配器。它能为计算机和数控装置中需要按人们预先规定的顺序进行运算或操作提供时间上有先后顺序的控