宏功能模块应用课件.ppt

1、EDAEDA技术技术与与VHDLVHDL第第3章章 宏功能模块与宏功能模块与IP应用应用.LPM 参数可设置模块库 Library of Parameterized Modules 是一个EDA标准.IP（知识产权）设计可重用 缩短设计时间 经验证 设计加密 SoC、SOPC的基础 最成功的IP提供商之一：.Altera提供的宏功能模块与LPM函数有：算术组件：包括累加器、加法器、乘法器和LPM算术函数；门电路：包括多路复用器和LPM门函数。I/O组件：包括时钟数据恢复(CDR)、锁相环(PLL)、双数据速率(DDR)、千兆位收发器块(GXB)、LVDS接收器和发送器、PLL重新配置和远程更新

2、宏功能模块。存储器编译器：包括FIFO Partitioner、RAM和ROM宏功能模块。存储组件：包括存储器、移位寄存器宏模块和LPM存储器函数。3.1 宏功能模块概述宏功能模块概述.知识产权（IP）核的应用AMPP计划：计划：Altera Megafunction Partners ProgramMegaCore：OpenCore 评估评估License OpenCore Plus 硬件评估硬件评估LicenseLPM.使用使用MegaWizard Plug-In Manager.MegaWizard Plug-In Manager输出分件 .inc ：宏功能模块包装文件中模块的宏功能模块

3、包装文件中模块的AHDL包含文件。包含文件。.tdf：要在要在AHDL设计中实例化的宏功能模块包装文件。设计中实例化的宏功能模块包装文件。.vhd：要在要在VHDL设计中实例化的宏功能模块包装文件。设计中实例化的宏功能模块包装文件。.v ：要在要在VerilogHDL设计中实例化的宏功能模块包装文件。设计中实例化的宏功能模块包装文件。_bb.v：VerilogHDL设计所用宏功能模块包装文件中模块的空设计所用宏功能模块包装文件中模块的空体或体或black-box申明，用于在使用申明，用于在使用EDA 综合工具时指定端口方向。综合工具时指定端口方向。_inst.tdf：宏功能模块包装文件中子设计

4、的宏功能模块包装文件中子设计的AHDL例化示例。例化示例。_inst.vhd：宏功能模块包装文件中实体的宏功能模块包装文件中实体的VHDL例化示例。例化示例。_inst.v ：宏功能模块包装文件中模块的宏功能模块包装文件中模块的VerilogHDL例化示例化示例。例。可以在命令提示符下键入以下命令，实现在可以在命令提示符下键入以下命令，实现在Quartus II软件之外使用软件之外使用 MegaWizardPlug-In Manager：qmegawiz r.在QuartusII中对LPM进行例化 1、在VerilogHDL和VHDL中例化 2、使用端口和参数定义 3、使用端口和参数定义生成宏

5、功能模块.Altera的LPM 计数器 加法/减法器 乘法器 乘-累加器和乘-加法器 RAM 移位寄存器.3.2 宏模块应用实例宏模块应用实例 图图3-1 3-1 正弦信号发生器正弦信号发生器 结构框图结构框图f=f0/64.定制LPM_ROM初始化数据文件 首先确定图3-1中ROM内的波形数据文件。QuartusII能接受的LPM_ROM中的初始化数据文件的格式有2种：Memory Initialization File（.mif）格式和Hexadecimal（Intel-Format）File（.hex）格式。以下以64点正弦波形数据为例分别说明。.1建立.mif格式文件【例3-1】WID

6、TH=8;DEPTH=64;ADDRESS_RADIX=HEX;DATA_RADIX=HEX;CONTENT BEGIN0 :FF;1 :FE;2 :FC;3 :F9;4 :F5;（数据略去）3D :FC;3E :FE;3F :FF;END;.可以使用C/C+来生成Sin数据【例3-2】#include#include math.hmain()int i;float s;for(i=0;i sin_rom.mif;.2建立.hex格式文件使用使用C/C+编程生成编程生成使用通用编程器使用通用编程器.sdata.hex文件的放置路径.定制LPM_ROM元件定制新的宏功能块.LPM宏功能块设定.选

7、择data_rom模块数据线和地址线宽度.选择地址锁存信号inclock.调入ROM初始化数据文件并选择在系统读写功能.LPM_ROM设计完成.波形数据ROM文件.完成顶层设计【例【例3-4】正弦信号发生器顶层设计正弦信号发生器顶层设计LIBRARY IEEE;-正弦信号发生器源文件正弦信号发生器源文件USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SINGT IS PORT(CLK :IN STD_LOGIC;-信号源时钟信号源时钟 DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)

8、;-8位波形数位波形数据输出据输出END;ARCHITECTURE DACC OF SINGT ISCOMPONENT data_rom -调用波形数据存储器调用波形数据存储器LPM_ROM文件：文件：data_rom.vhd声明声明 PORT(address:IN STD_LOGIC_VECTOR(5 DOWNTO 0);-6位地址信位地址信号号 inclock:IN STD_LOGIC;-地址锁存时钟地址锁存时钟 q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END COMPONENT;.SIGNAL Q1:STD_LOGIC_VECTOR(5 DOWNTO 0);

9、-设定内部节点作为地址计数器设定内部节点作为地址计数器 BEGINPROCESS(CLK)-LPM_ROM地址发生器进程地址发生器进程 BEGINIF CLKEVENT AND CLK=1 THEN Q1Q1,q=DOUT,inclock=CLK);-例化例化END;.仿真测试图7-11 仿真波形输出图7-12 嵌入式逻辑分析仪获得的波形.3.3 3.3 在系统存储器数据读写编辑器应用在系统存储器数据读写编辑器应用In-System Memory Content Editor编辑窗.与实验系统上的FPGA通信正常情况下的编辑窗界面.从FPGA中的ROM读取波形数据.编辑波形数据下载编辑数据后的

10、SignalTap II采样波形.3.4 编辑编辑SignalTapII的触发信号的触发信号选择高级触发条件.进入“触发条件函数编辑”窗口.编辑触发函数.3.5 其它存储器模块的定制与应用其它存储器模块的定制与应用3.5.1 RAM定制编辑定制RAM.LPM_RAM的仿真波形.3.5.2 FIFO定制FIFO编辑窗.FIFO的仿真波形.3.6 流水线乘法累加器的混合输入设计流水线乘法累加器的混合输入设计（1）用）用VHDL设计设计16位加法器位加法器【例】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.A

11、LL;ENTITY ADDER16B IS PORT(CIN:IN STD_LOGIC;A，B:IN STD_LOGIC_VECTOR(15 DOWNTO 0);S:OUT STD_LOGIC_VECTOR(15 DOWNTO 0);COUT:OUT STD_LOGIC);END ADDER16B;ARCHITECTURE behav OF ADDER16B IS SIGNAL SINT:STD_LOGIC_VECTOR(16 DOWNTO 0);SIGNAL AA,BB:STD_LOGIC_VECTOR(16 DOWNTO 0);BEGIN AA=0&A;BB=0&B;SINT=AA+BB+

12、CIN;S=SINT(15 DOWNTO 0);COUT=SINT(4);END behav;.（2）顶层原理图文件设计）顶层原理图文件设计在原理图编辑窗加入LPM元件.编辑LPM乘法器.加入所有相关元件.乘法累加器电路.（3）仿真）仿真muladd工程仿真波形.3.7 LPM嵌入式锁相环调用嵌入式锁相环调用3.7.1 建立嵌入式锁相环元件选择参考时钟为16MHz.选择控制信号.选择c0的片内时钟倍频为2.3.7.2 测试锁相环测试锁相环PLL元件的仿真波形.应用宏模块的原理图设计 MegaFunction：通用元件（Counter、Shifter、FIFO）74xx系列元件.测频计数器设计.含有时钟使能的两位十进制计数器.两位十进制计数器工作波形 2.0s 4.0s 6.0s 8.0s 10.0s.测频时序控制电路.测频时序控制电路工作波形.频率计顶层设计.