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1、1 2013年全国大学生电子设计竞赛 设计报告 简易频率特性测试仪（E 题） 2013年9月7日 2 摘要 该频率特性测量仪采 ARM 控制核心，主要由 DDS、滤波器、ADC 等功能模块组 成。其中，数据处理包括了幅频测量以及相频测量部分。实际操作通过 ARM 控制 来实现幅频特性和相频特性的测量，包括参数预置、点测结果的显示，以及用模 拟示波器单独或同时显示幅频特性曲线和相频特性曲线。本系统采用 FPGA 控制 的 DDS 芯片9854实现信号发生电路，频率值与步长均能灵活准确地预置。并用 ARM 控制显示。被测网络采用 RLC，中心频率及带宽均达到要求。用 FPGA 控制 DDS 产生两

2、路正交扫频信号,与被测网络经过乘法器后幅度改变,相位改变。经过 低通滤波器和 ADC 转换器，最后又 ARM 处理显示。 【关键词】 “DDS” “ARM 应用” “FPGA” 3 目 录 1 系统方案.4 1.1 设计任务与要求.4 1.2 系统设计方案.5 2 系统理论分析与计算.6 2.1 系统原理.6 2.1.1 系统原理图.6 2.1.2 幅频特性产生原理.7 2.1.3 相频特性产生原理.8 2.2 DDS原理.8 2.2.1 基本概念.8 2.2.2 DDS 原理框图.8 2.2.3 工作过程.8 2.2.4 频率控制.8 2.2.5 波形存储.9 2.2.6 实现过程.9 2.

3、3 滤波器的设计.9 2.3.1 滤波器方案选择.9 2.3.2 滤波器设计流程图.11 2.3.3 滤波器设计公式.11 2.4 乘法器设计.11 2.4.1 乘法器特性.11 2.4.2 基本理论.12 2.5 AD9288 简介.12 2.6 被测网络设计.12 2.6.1 RLC 串联谐振电路电路图 .12 2.6.2 RLC 设计公式.13 2.7 特性曲线显示.13 3 电路与程序设计.13 3.1 电路的设计.13 3.1.1 系统总体框图.14 3.1.2 正交扫频信号源.14 3.1.3 乘法器.16 3.1.4 ADC.17 3.2 程序设计.17 3.2.1 程序功能描述

4、与设计思路.17 3.2.2 程序流程图.18 4 测试方案与测试结果.19 4 简易频率特性测试仪（E 题） 1 系统方案 本系统主要由 DDS 模块、被测网络模块、低通滤波器模块、ADC 模块、特 性显示模块组成，下面分别论证这几个模块的选择。 1.1 设计任务与要求 1.1.1 任务 根据零中频正交解调原理，设计并制作一个双端口网络频率特性测试仪，包括幅 频特性和相频特性，其示意图如图 1 所示。 1.1.2 要求 （1）基本要求 制作一个正交扫频信号源。 频率范围为1MHz40MHz，频率稳定度10-4；频率可设置，最小设置单位 100kHz。 正交信号相位差误差的绝对值5，幅度平衡误

5、差的绝对值5%。 信号电压的峰峰值1V，幅度平坦度5%。 可扫频输出，扫频范围及频率步进值可设置，最小步进 100kHz；要求连续扫 频输出，一次扫频时间2s。 （2）发挥部分 使用基本要求中完成的正交扫频信号源，制作频率特性测试仪。 a. 输入阻抗为50，输出阻抗为50； b. 可进行点频测量；幅频测量误差的绝对值0.5dB，相频测量误差的绝对 值5；数据显示的分辨率：电压增益0.1dB，相移0.1。 制作一个 RLC 串联谐振电路作为被测网络，如图 2 所示，其中 Ri 和 Ro 分别为 频率特性测试仪的输入阻抗和输出阻抗； 制作的频率特性测试仪可对其进行线 性扫频测量。 a. 要求被测网

6、络通带中心频率为20MHz，误差的绝对值5%；有载品质因数为4， 误差的绝对值5%；有载最大电压增益-1dB； b. 扫频测量制作的被测网络，显示其中心频率和-3dB带宽，频率数据显示的分 辨率为100kHz； 5 c. 扫频测量并显示幅频特性曲线和相频特性曲线，要求具有电压增益、相移和 频率 坐标刻度。 （3）其他。 1.1.3 说明 (1)正交扫频信号源必须自制，不能使用商业化DDS开发板或模块等成品，自制 电路板上需有明显的覆铜“2013”字样。 (2)要求制作的仪器留有正交信号输出测试端口，以及被测网络的输入、输出 接入端口。 (3)本题中，幅度平衡误差指正交两路信号幅度在同频点上的相

7、对误差，定义 为： 21 1 100% UU U ，其中U2U1。 (4)本题中，幅度平坦度指信号幅度在工作频段内的相对变化量，定义为： maxmin min 100% UU U 。 (5)参考图2，本题被测网络电压增益取： 0 20lg 1 2 v s u A u (6)幅频特性曲线的纵坐标为电压增益（dB）；相频特性曲线的纵坐标为相移 （）；特性曲线的横坐标均为线性频率（Hz）。 (7)发挥部分中，一次线性扫频测量完成时间30s。 1.2 系统设计方案 1） 方案一：采用 DSP 方式 首先给被测网络一个能量脉冲信号 X（t） ，然后分别对被测网络的输出 Y（t） 和原信号 X （t） 进

8、行采样， 通过对采样数据进行 FFT 而分别得到 Y （jw） 和 X （jw） ， 两者的比值即为 H（jw） 。当输入为单位冲击函数 )(t 时，则输出为系统的单位 冲激响应 )(th ，由于 )(jE 恒等于 1，于是就有 dtethjH tj 0 )()( 由此可得幅频特性和相频特性完整的信息。 6 方案说明：采用这种方法时要制作冲激响应 )(t ，并对输出响应进行数据采集， 再对采集的数据进行 FFT 以得到 )(jH 。但在实际应用中，不可能得到理想的 )(t 脉冲，虽然脉冲信号足够窄的信号可以代替 )(t ，但是比较难以获得。而且 此测试方法对软件的计算能力要求比较高，必须采用微

9、机系统，故不采用。 2）方案二：直接利用已有信号源系统，比较输入输出 首先设计一个扫描信号源，输出频率可步进的正弦信号，作为被测网络的输入信 号 Vi，网络的输出信号为 Vo，信号源输出的频率按步进值递增，在各个频率点 上，通过对幅度有效值的测量和 A/D 就可以得到 Vo 和 Vi 的有效值，两者之比 就是该点的频率响应；对 Vo 和 Vi 进行过零比较、整形，再进行相位差的测量。 Vi 的上升沿启动计数，Vo 的上升沿停止计数，得到的时间值比上信号的周期， 就是该点的相位响应。 方案说明： 该方案可利用 ARM 工具，减少了硬件电路，并且频率可调的信号易 于得到，可实现性明显比方案一高。

10、所以，综合比较，最终选择方案一。 2.系统理论分析与计算 2.1 系统原理 2.1.1 系统原理框图 本系统框图如图 3 所示。用 FPGA 控制 DDS 产生两路扫频信号cos ct 和 sin ct ，与被测网络经过乘法器后幅度改变为( )A,相位改变为( ) t 。经 过低通滤波器和 ADC 转换器，经 ARM 处理。 7 2.1.2 幅频特性产生原理 DDS 产生的两路正交信号，其中 I 路 cos c At 与被测网络经过乘法器得 再分别和两路正交信号相乘得： I： 0 ( )cos()cos( ) cc A Att Q： 0 ( )sin()cos( ) cc A Att 根据积化

11、和差公式计算得： I： 0 1 ( )cos2( )cos ( ) 2 ctt A At Q： 0 1 ( )sin2( )sin ( ) 2 ctt A At 经过低通滤波后得： I: 0 1 ( )cos ( ) 2 t A A Q： 0 1 ( )sin( ) 2 t A A 经过 ADC 转换进入 ARM 进行计算： 22222222 0 00 11 ( ) cos ( )( ) sin ( )( ) 442 tt A IQA AA AA 从而得到了幅频特性( )A。 cos c At 8 2.1.3 相频特性产生原理 0 0 1 ( )sin ( ) 2 tan ( ) 1 ( )c

12、os ( ) 2 t t t A A Q I A A 根据 Q， I 的正负号判断所在象限， 取反三角函数得到( ) t ， 从而得到相频特性。 2.2 DDS 原理 2.2.1 基本概念 DDS(Direct Digital Frequency Synthesizer)直接数字频率合成器,也可叫 DDFS。 DDS 是从相位的概念直接合成所需波形的一种频率合成技术。 不仅可以产生不同频率的正弦波,而且可以控制波形的初始相位。 2.2.2 DDS 原理框图 （如图 4） 图 4 主要构成： 内部：相位累加器，正弦查找表 外围：DAC，LPF(低通滤波器) 2.2.3 工作过程 1, 将存于 R

13、OM 中的数字波形，经 DAC，形成模拟量波形。 2, 改变寻址的步长来改变输出信号的频率。 步长即为对数字波形查表的相位增 量。由累加器对相位增量进行累加,累加器的值作为查表地址。 3, DAC 输出的阶梯形波形,经低通滤波，成为模拟波形。 2.2.4 频率控制 DDS 方程： 2 c out N Mf fHz out f输出频率， c f采样时钟，N 相位累加器位宽，M 频率控制字。 9 2.2.5 波形存储 正弦信号相位与幅度的对应关系（如图 5） 图 5 可以将正弦波波形看作一个矢量沿相位圆转动， 相位圆对应正弦波一个周期的波 形。 波形中的每个采样点对应相位圆上的一个相位点。 相位累

14、加器的值作为 ROM 的地址，读取 ROM 的相位幅度，实现相位到幅度的转换。 2.2.6 实现过程 2.3 滤波器的设计 2.3.1 滤波器方案选择 1）方案一：LC 低通滤波器 10 LC 滤波器是传统的谐波补偿装置，一般是由滤波电容器、电抗器和电阻器 适当组合而成，与谐波源并联，除起滤波作用外，还兼顾无功补偿的需要； 它是利用电感、电容和电阻的组合设计构成的滤波电路，可滤除某一次或多 次谐波，最普通易于采用的无源滤波器结构是将电感与电容串联，可对主要次谐 波（3、5、7）构成低阻抗旁路； LC 滤波基本形式 2）方案二：窗函数 FIR 滤波器的设计方法有窗函数法、频率取样法和最优化设计法

15、。其中窗函 数法是设计 FIR 滤波器最简单有效的方法，也是最常用的方法。在本次设计中， 低通滤波器的系数是借助于窗函数法完成的。 窗函数设计的思想是采用不同有限 时宽的窗函数去乘以无限长序列 nhd，从而得到有限长序列 h(n)。利用加窗函 数进行截断和平滑， 实现一个物理可实现且具有线性相位的 FIR 滤波器的设计目 的。 FIR 滤波器的窗函数法设计过程为： ）（）（）（）（ ）（ jDTFTn d IDTFTj d eHnhnheH 式中：）（ j d eH为逼近的理想滤波器频率响应；）（khd为理想滤波器的单位 脉冲响应，是无限长序列。 为获取实际应用的 FIR 滤波，需将 nhd截

16、断，用有限长的 h(n)近似表示， 用窗函数可以得到 h(n)= nhd* n， 最后得到实际 FIR 滤波的频率响应 H(e j )。 设计常用的窗函数有矩形窗、汉宁窗、海明窗、凯撒窗等。矩形窗是一种 比较容易实现的窗，本设计选择矩形窗实现。 所以，综合比较，最终选择方案一。 11 2.3.2 滤波器设计电路图 2.3.3 滤波器设计公式 带宽 B=45MHz. 21 1 1 lc uu j l j l j c 2 31 1 1 lc uu j l j l j c 综上所述，可以得到一般公式： 1 1 1 1 n n lc uu j l j l j c 2.4 乘法器设计 2.4.1 乘法器

17、特征 基本功能是 w=xy+z，它满足最少外部器件要求，0.1%建立时间为20 ns，直 流耦合输出电压简化使用，差分输入阻抗高，由 xyz 输入。低频放大噪声： U1 U2 U3 U4 12 50nv./HZ。 2.4.2基本理论 乘法器基于传统的形式，拥有跨导线性的核心，支持三线 xyz 的线性电压转 换，是可以驱驱动负载输出的放大器。分母的电压 u 由新设计的参考源提供，充 分利用超低噪声性能。下图是原理框图。 2.5 AD9288简介 AD9288是一款双核8位单芯片采样模数转换器（ADC） ，内置片内采样保持电 路， 专门针对低成本、 低功耗、 小尺寸和易用性进行了优化。 AD928

18、8采用100 MSPS 转换速率工作，在整个工作范围内都具有出色的动态性能。每个通道均可以独立 工作。AD9288只需一个3 V（2.7 V 至3.6 V）单电源和一个编码时钟就能充分发 挥工作性能。对于大多数应用来说，无需外部基准电压源或驱动器件。数字输出 为 TTL/CMOS 兼容，单独的输出电源引脚支持3.3 V 或2.5 V 逻辑接口。编码输入 为 TTL/CMOS 兼容，8位数字输出可以采用+3 V（2.5 V 至3.6 V）电源供电。用 户可选项提供各种省电模式、数字数据格式和数字数据定时方案组合。在省电模 式下，数字输出被置为高阻状态。AD9288采用先进的 CMOS 工艺制造，

19、提供48引 脚表面贴装塑料封装（7x7 mm、1.4 mm 48引脚 LQFP） ，额定温度范围为-40C 至+85C 工业温度范围。引脚排列设计可实现10位升级。 2.6 被测网络设计 2.6.1 RLC 串联谐振电路电路图 （如图 9） 图 9 13 2.6.2 RLC 设计公式 0 0 1 i u s i RU A URRRj L j C 0i rRRR令 0 2 = 1 1 r ii u s Rj RCU A LCj rC Uj L j C 1.幅频响应 222 (1)() i u RC A LCrC 2相频特性 2 =-arctan 21 RC LC 当 2 10LC时，电路处于串联

20、谐振状态 谐振角频率为： 0 1 LC 谐振频率为： LC2 1 f0 00 1/ CL SS ULCUL C Q UURRR 在 L 和 C 为定值的条件下，Q 值仅决定于回路电阻 R 的大小。 2.7 特性曲线显示 点频显示： 3.电路与程序设计 3.1 电路的设计 3.1.1系统总体框图 14 3.1.2 正交扫频信号源 （1）电路原理图 图 9 正交扫频信号源采用 AD9854,用 FPGA 产生两路正交扫频信号。 （2）方案选择 1）方案一：选用 AD9851 AD9851 芯片是 AD 公司采用先进 CMOS 技术生产的最高时钟为 180MHz、高集 成度直接数字式频率合成器件。它

21、由一个高速 DDS,一个高速、高性能 DAC 以及 比较器等构成一个完全数字控制可编程频率合成器,其时钟输入端内置一个 6 倍 频乘法器,并且具有时钟产生功能。AD9851 的原理框图如图 2 所示,可将其用作 一个高精度可编程的数字频率合成器和时钟生成器。 当参考时钟源的频率精度很 高时,其输出数字化的模拟正弦波的频率和相位都很稳定。 生成的正弦波经滤波后可直接用作频率源,也可通过内部的比较器转换成方 波作时钟源。 AD9851 共包含 40 位控制码(D39D0),其作用是:(1)D39D35 相位调制码,用 来控制 AD9851 的相位调制量。(2)D34 控制电源模式。(3)D33 是

22、逻辑电平,一般 15 选择逻辑 0。(4)D32 是 6 倍频选择,为 1 启用。(5)D31D0,用来控制 AD9851 输出 的频率。这 32 位频率控制码是由输入的频率值转换过来的。当系统输入时钟频 率为 180MHz 时,其输出频率分辨率接近 0.04Hz。 2）方案二：选用 AD9854 AD9854数字频率合成器是一款高度集成的器件，采用先进的 DDS 技术，内置 两个高速、高性能正交 DAC，共同构成一个数字可编程 I 与 Q 频率合成器。以精 密时钟源作为基准时，AD9854能产生高度稳定的频率-相位、振幅可编程正弦和 余弦输出，可用作通信、雷达和其它许多应用中的捷变 LO。创

23、新型高速 DDS 内 核可提供48位频率分辨率（使用300 MHz SYSCLK 时，调谐分辨率为1 Hz） 。保 持17位则可确保该器件具有出色的无杂散动态范围(SFDR)。 AD9854的电路架构允 许产生频率最高达150 MHz 的同步正交输出信号，该输出信号能以最高每秒1亿 新频率的速率进行数字式调谐。内部比较器可以将（经过外部滤波的）正弦波输 出转换为方波，用于捷变时钟发生器应用。该器件提供两个14位相位寄存器和一 个单引脚用于 BPSK 操作。针对更高阶 PSK 操作，利用 I/O 接口可以实现相位变 化。12位 I 与 Q DAC 与创新的 DDS 架构配合，可提供出色的宽带和窄

24、带输出无杂 散动态范围(SFDR)。如果不需要正交功能，也可以将 Q DAC 配置为用户可编程控 制 DAC。配置比较器时，12位控制 DAC 还有助于在高速时钟发生器应用中控制静 态占空比。两个12位数字乘法器可以对正交输出进行可编程振幅调制、开关输出 形键控和精密振幅控制。该器件还具有线性调频(Chirp)功能，便于宽带宽扫频 应用。AD9854具有可编程4至20 REFCLK 乘法器电路，可以利用频率较低的 外部基准时钟在内部产生300 MHz 系统时钟，这样用户实现300 MHz 系统时钟源 时，既节省了费用，又解决了难题。 单端或差分输入也能直接处理300 MHz 时 钟速率。该器件

25、支持单引脚、传统 FSK 和频谱质量增强的频率渐变 FSK。AD9854 利用先进的0.35 m CMOS 技术实现这一高级功能，同时采用3.3 V 单电源供电。 AD9854与单音频率合成器 AD9852引脚兼容，额定温度范围为40C 至+85C 工 业温度范围。 16 综上所述，9851需要用两片输出正交信号，而9854只需一片。因此，我们选 用 AD9854。 3.1.3 乘法器 （1）电路原理图 (2)AD835 的原理特性 乘法器 AD835 可以实现 250MHz 带宽内的混频，这对于我们的设计完全满足 要求。而且其输出幅度在不同频率值时相对稳定，外围电路也相对简单，不需要 进行复

26、杂的调零调试，只需要对 Z 的直流输入进行相对调整即可。 其中 W=X Y+Z。但是 AD835 对小信号的乘法较高，不易产生输出新的频率分量；鉴于此， 对 X 和 Y 的输入幅度也做了相应的调整，例如本机振荡信号的输入 fL 经过了减 法器进行调整使之变成双极性信号，同时由于减法器具有的一定衰减作用，把的 本机振荡信号 fL 幅度减到 mV 级，使 AD835 获得了最佳想成效果。 3.1.4 ADC （1）电路原理图 17 (2)ADC 的原理特性 采用 9288 芯片，原理特性见 2.5 节 AD9288 简介 3.2 程序设计 3.2.1 程序功能描述与设计思路 （1）FPGA 控制输出 用 FPGA 控制 DDS 产生两路正交扫频信号,与被测网络经过乘法器后幅度改 变,相位改变。经过低通滤波器和 ADC 转换器，最后又 ARM 处理显示。 （2）ARM 控制显示 当用户发出命令时，系统经过连续传输数据，点频采集，频率设置再对接 收到的数据进行处理，之后进行曲线的显示。 3.2.2 程序流程图 18 4 测试方案与测试结果 19 20