《数字电子技术》课件第5章 组合逻辑电路.ppt

1、 第第5 5章章 时序逻辑电路时序逻辑电路内容提要内容提要 任一时刻电路的输出不仅取决于当时的输入，任一时刻电路的输出不仅取决于当时的输入，而且还取决于电路原来的状态，也就是说，原来的而且还取决于电路原来的状态，也就是说，原来的输入对现在的输出是有影响的。显然，和组合逻辑输入对现在的输出是有影响的。显然，和组合逻辑电路不同的是，时序逻辑电路应该有类似于触发器电路不同的是，时序逻辑电路应该有类似于触发器之类的存储元件，才能存储以往的信息，这样才能之类的存储元件，才能存储以往的信息，这样才能对当前的电路的输出产生影响，因此，时序逻辑电对当前的电路的输出产生影响，因此，时序逻辑电路是有记忆的。时序逻

2、辑电路简称时序电路，与组路是有记忆的。时序逻辑电路简称时序电路，与组合逻辑电路并驾齐驱，是数字电路两大重要分支之合逻辑电路并驾齐驱，是数字电路两大重要分支之一。本章首先介绍时序逻辑电路的基本概念、特点一。本章首先介绍时序逻辑电路的基本概念、特点及时序逻辑电路的一般分析方法。然后重点讨论典及时序逻辑电路的一般分析方法。然后重点讨论典型时序逻辑部件计数器和寄存器的工作原理、逻辑型时序逻辑部件计数器和寄存器的工作原理、逻辑功能、集成芯片及其使用方法及典型应用。最后简功能、集成芯片及其使用方法及典型应用。最后简要介绍同步时序逻辑电路的设计方法。要介绍同步时序逻辑电路的设计方法。本章内容本章内容5.1

3、时序逻辑电路的基本概念时序逻辑电路的基本概念5.2 时序逻辑电路的一半分析方法时序逻辑电路的一半分析方法5.3 计数器计数器5.4 数码寄存器和移位寄存器数码寄存器和移位寄存器5.5 同步时序逻辑电路的设计方法同步时序逻辑电路的设计方法一时序逻辑电路的结构及特点一时序逻辑电路的结构及特点。5.1 5.1 时序逻辑电路的基本概念时序逻辑电路的基本概念时序逻辑电路电路任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关。时序电路中必须含有具有记忆能力的存储器件。存储器件的种类很多，如触发器、延迟线、磁性器件等，但最常用的是触发器。任一时刻的输出信号不仅取决于此时刻的输入信号。而且取

4、决于上一个时刻的输出状态。包含组合逻辑电路和存储电路；包含反馈电路。反馈电路将存储电路的输出状态反馈到组合逻辑电路的输入端，与输入信号一起共同决定电路的输出。由触发器作存储器件的时序电路的基本结构框图 v按照电路状态转换情况不同，时序电路分为同步时序电路和异步时序电路两大类。v按照电路中输出变量是否和输入变量直接相关，时序电路又分为米里（Mealy）型电路和莫尔（Moore）型电路。米里型电路的外部输出Z既与触发器的状态Qn有关，又与外部输入X有关。而莫尔型电路的外部输出Z仅与触发器的状态Qn有关，而与外部输入X无关。二 时序逻辑电路的分类5.2 5.2 时序逻辑电路的一般分析方法时序逻辑电路

5、的一般分析方法v一分析方法一分析方法步骤 根据给定的电路图，分别写出电路的输出方程、存储电路的各级触发器的驱动方程，然后将驱动方程代入各级触发器的特性方程中，得到各自的状态方程(即次态方程)，这些状态方程就是电路的状态方程。将输入变量和各级触发器的初态(即原来状态或者现态)的所有可能取值进行组合，并代入各自的状态方程和电路的输出方程，计算得到状态转换表。根据状态转换表的状态变化规律，画出对应的状态转换图或时序图。根据状态转换图或时序图说明整个电路的逻辑功能和特性。二同步时序逻辑电路的分析举例 例例5.2.1：试分析图5.2.1所示的时序逻辑电路1J1KC11J1KC11Q0QCPXZ=1=1=

6、1&FF1FF011图5.2.1 例5.2.1的逻辑电路图v解解：由于图5.2.1为同步时序逻辑电路，图中的两个触发器都接至同一个时钟脉冲源CP，所以各触发器的时钟方程可以不写。v（1）写出输出方程：v v（2）写出驱动方程：v v nnQQXZ01)(（3）写出JK触发器的特性方程 然后将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程：（4）作状态转换表及状态图 由于输入控制信号X可取1，也可取0，所以分两种情况列状态转换表和画状态图。当X=0时。将X=0代入输出方程和触发器的次态方程，则输出方程简化为：触发器的次态方程简化为：设电路的现态为 依次代入上述触发器的次态方程和输出方程

7、中进行计算，得到X=0时的状态表，如表5.1所示 根据表5.2.1所示的状态转换表可得x=0时状态转换图如图5.2.2所示。当X=1时。输出方程简化为 触发器的次态方程简化为 计算可得电路的状态转换表如表5.2所示，状态图如图5.2.3所示。将图5.2.2和图5.2.3合并起来，就是电路完整的状态图。（5）画时序波形图，如图5.2.4所示。（6）逻辑功能分析该电路一共有3个状态00、01、10。当X=0时，按照加1规律从00011000循环变化，并每当转换为10状态（最大数）时，输出Z=1。当X=1时，按照减1规律从10010010循环变化，并每当转换为00状态（最小数）时，输出Z=1。所以该

8、电路是一个可控的3进制计数器，当X=0时，作加法计数，Z是进位信号；当X=1时，作减法计数，Z是借位信号。1Q0QXCPZ图5.2.4 例5.2.1电路的时序波形图三异步时序逻辑电路的分析举例例例5.2.2：试分析图5.2.5所示的时序逻辑电路C1FF01D1FFC11DCP0QQ1Z&图5.2.5 例5.2.2的逻辑电路图解解：（1）写出各逻辑方程式。时钟方程：CP0=CP（时钟脉冲源的上升沿触发。）CP1=Q0（当FF0的Q0由01时，Q1才可能改变状态，否则Q1将保持原状态不变。）输出方程：各触发器的驱动方程：（2）将各驱动方程代入D触发器的特性方程，得各触发器的次态方程：（3）作状态转

9、换表、状态图、时序图根据状态转换表5.3可得状态转换图如图5.2.6所示，时序图如图5.2.7所示。（4）逻辑功能分析 由状态图可知：该电路一共有4个状态00、01、10、11，在时钟脉冲作用下，按照减1规律循环变化，所以是一个4进制减法计数器，Z是借位信号。表5.3 例5.2.2电路的状态转换表5.3 5.3 计数器计数器v5.3.1 二进制计数器v5.3.2 非二进制计数器v5.3.3 集成计数器的应用v计数器的分类：v按计数进制可分为二进制计数器和非二进制计数器。非二进制计数器中最典型的是十进制计数器。v按数字的增减趋势可分为加法计数器、减法计数器和可逆计数器。v 按计数器中触发器翻转是

10、否与计数脉冲同步分为同步计数器和异步计数器。5.3.15.3.1二进制计数器二进制计数器1二进制异步计数器（1）二进制异步加法计数器 图5.3.1所示为由4个下降沿触发的JK触发器组成的4位异步二进制加法计数器的逻辑图。图中JK触发器都接成T触发器（即J=K=1）。最低位触发器FF0的时钟脉冲输入端接计数脉冲CP，其他触发器的时钟脉冲输入端接相邻低位触发器的Q端。1J1KC12Q1QCPFF3R1KFF21JC1R1KFF1Q1J0C1RR0FF1JC11KQ31CR计数脉冲清零脉冲QQQQ由JK触发器组成的4位异步二进制加法计数器的逻辑图v由于该电路的连线简单且规律性强，无须用前面介绍的分析

11、步骤进行分析，只需作简单的观察与分析就可画出时序波形图或状态图，这种分析方法称为“观察法”。v 用“观察法”作出该电路的时序波形图如图5.3.2所示，状态图如图5.3.3所示。由状态图可见，从初态0000（由清零脉冲所置）开始，每输入一个计数脉冲，计数器的状态按二进制加法规律加1，所以是二进制加法计数器（4位）。又因为该计数器有00001111共16个状态，所以也称16进制（1位）加法计数器或模16（M=16）加法计数器。CPQ01Q2Q3Q图5.3.1所示电路的时序图231 0QQQ Q00000001001000110100010101110110100010011010101111001

12、10111101111图5.3.1所示电路的状态图 v另外，从时序图可以看出，Q0、Ql、Q2、Q3的周期分别是计数脉冲(CP)周期的2倍、4倍、8倍、16倍，也就是说，Q0、Ql、Q2、Q3分别对CP波形进行了二分频、四分频、八分频、十六分频，因而计数器也可作为分频器。v异步二进制计数器结构简单，改变级联触发器的个数，可以很方便地改变二进制计数器的位数，n个触发器构成n位二进制计数器或模2n计数器，或2n分频器。v将图5.3.1所示电路中FF1、FF2、FF3的时钟脉冲输入端改接到相邻低位触发器的端就可构成二进制异步减法计数器，其工作原理请读者自行分析。vD触发器组成的4位异步二进制减法计数

13、器的逻辑图如图5.3.4所示是用4个上升沿触发的D触发器组成的4位异步二进制减法计数器的逻辑图。（2）二进制异步减法计数器 v用JK触发器和D触发器都可以很方便地组成二进制异步计数器。方法是先将触发器都接成T触发器，然后根据加、减计数方式及触发器为上升沿还是下降沿触发来决定各触发器之间的连接方式。QCPQ0Q21Q3图5.3.4电路的时序图 231 0QQQ Q0000111111101101110010111001101010000111011001010100001100100001图5.3.6 图5.3.4电路的状态图C1CPFF31DQ3计数脉冲QRQ31DQQ22FFC1R2Q1DQ

14、Q11FFC1R1Q1DQQ00FFC1R0Q清零脉冲CRD触发器组成的4位异步二进制减法计数器的逻辑图 图5.3.4 2 2二进制同步计数器二进制同步计数器（1）二进制同步加法计数器 图5.3.7所示为由4个JK触发器组成的4位同步二进制加法计数器的逻辑图。图中各触发器的时钟脉冲输入端接同一计数脉冲CP，显然，这是一个同步时序电路。各触发器的驱动方程分别为：J0=K0=1 J1=K1=Q0，J2=K2=Q0Q1，J3=K3=Q0Q1Q2QQ1KR1J2QC10C111JFFRQ计数脉冲清零脉冲CR0Q1JRFFQ11KC13FF1KRFFC1CP2Q1Q1K1J3&图5.3.7 4位同步二进

15、制加法计数器的逻辑图4位二进制同步加法计数器的状态表如表5.4所示 计数脉冲序号电 路 状 态等效十进制数Q3 Q2 Q1 Q00123456789101112131415160 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 001234567891011121314150（2）二进制同步减法计数器4位二进制同步减法计数器的状态表如表5.5所示，计数脉冲序号电 路 状 态等效十进制数Q3 Q2 Q1 Q0012

16、3456789101112131415160 0 0 01 1 1 11 1 1 01 1 0 11 1 0 01 0 1 11 0 1 01 0 0 11 0 0 00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 10 0 1 00 0 0 10 0 0 001514131211109876543210v分析其翻转规律并与4位二进制同步加法计数器相比较，很容易看出，只要将图5.3.7所示电路的各触发器的驱动方程改为：v当控制信号X=1时，FF1FF3中的各J、K端分别与低位各触发器的Q端相连，作加法计数；当控制信号X=0时，FF1FF3中的各J、K端分别与低位各触发器的Q

17、端相连，作减法计数，实现了可逆计数器的功能。QR02Q11JQCRRQFF清零脉冲FFC10C11K1K计数脉冲1K1QC12RCPQ1J1FF1J1J1KQR3C1FF3Q&111X加/减控制信号图5.3.8 二进制可逆计数器的逻辑图3集成二进制计数器举例（1）4位二进制同步加法计数器7416174161具有以下功能 异步清零。同步并行预置数 计数 保持。（2）4位二进制同步可逆计数器741917419l的逻辑功能示意图及引脚图 LD3Q2QD/UENCP0D1D2D3DRCOMAX/MIN1Q0Q74191（b）41235671516Vcc741918910111214133D0Q1GND

18、D1EN D/UQ3Q2QD2LDMAX/MINRCOCP0D（a）（a）逻辑功能示意图 （b）引脚图 74191的时序图 QCPQ0Q21Q3LDRDDD0D21D3EPETRCO121314150120清零异步同步置数加法计数保持 74191的功能表 5.3.2 5.3.2 非二进制计数器非二进制计数器18421BCD码同步十进制加法计数器QQ1KR1J2QC10C111JFFRQ计数脉冲清零脉冲CR0Q1JRFFQ11KC13FF1KRFFC1CP2Q1Q1K1J3&图5.3.11 8421BCD码同步十进制加法计数器的逻辑图v图5.3.11所示为由4个下降沿触发的JK触发器组成的842

19、1BCD码同步十进制加法计数器的逻辑图。用前面介绍的同步时序逻辑电路分析方法对该电路进行分析：v（1）写出驱动方程：（2）写出JK触发器的特性方程 然后将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程：（3）作状态转换表。设初态为Q3Q2Q1Q0=0000，代入次态方程进行计算，得状态转换表如表5.8所示 表5.8 图5.3.11电路的状态表（4）作状态图及时序图。001100000001Q2 101001000Q3Q0Q00101001010101100111状态图 QCPQ2QQ31012345678910时序图（5）检查电路能否自启动 完整的状态图 00110001QQQ001

20、00100000001011001100012Q0111011003101110101100110111111110有效循环28421BCD码异步十进制加法计数器1J1KC12Q1QCPFF3R1KFF21JC1R1KFF1Q1J0C1RR0FF1JC11KQ31CR计数脉冲清零脉冲QQQQ&8421BCD码异步十进制加法计数器的逻辑图（1）写出各逻辑方程式。时钟方程：CP0=CP（时钟脉冲源的上升沿触发。）CP1=Q0（当FF0的Q0由10时，Q1才可能改变状态，否则Q1将保持原状态不变。）CP2=Q1（当FF1的Q1由10时，Q2才可能改变状态，否则Q2将保持原状态不变。）CP3=Q0（当

21、FF0的Q0由10时，Q3才可能改变状态，否则Q3将保持原状态不变。）各触发器的驱动方程：（2）将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程：（3）作状态转换表。设初态为Q3Q2Q1Q0=0000，代入次态方程进行计算，得状态转换表 3集成十进制计数器举例（1）8421BCD码同步加法计数器7416074160的逻辑功能示意图和引脚图 3Q2QETCP0D1D2D3DRCO1Q0Q74160（a）41235671516CPD0D1D2GNDQ3Q2Q1Vcc74161（b）891011121413RD3DDLEPETQ0RCOEPRDDL（a）逻辑功能示意图（b）引脚图 7416

22、0的功能表（2）二五十进制异步加法计数器74290RQC1C1RQC11KCPR1K1J1J1J1J1KQ1KRC1Q&SS&3Q0Q1QQ220(1)R0(2)R9(1)R9(2)1CP(a)R4290的功能表 74290具有以下功能 异步清零。异步置数。计数。5.3.3 5.3.3 集成计数器的应用集成计数器的应用 1计数器的级联（1）同步级联。3Q2QETCP0D1D2D3DRCO1Q0Q74161(1)EPRDDLD13DD3DCPQ Q00RCO74161(2)L21ETQDQR2DEP111计数脉冲清零脉冲0132Q Q Q Q4576Q Q Q Q74161同步级联组成8位二进制

23、加法计数器（2）异步级联。LD3Q2QD/UENCP0D1D2D3DRCOMAX/MIN1Q0Q74191(2)LD3Q2QD/UENCP0D1D2D3DRCOMAX/MIN1Q0Q74191(1)计数脉冲D/UENL0132Q Q Q QQ6Q7Q4Q5D74191异步级联组成8位二进制可逆计数器 74290异步级联组成100进制计数器 3Q2Q1Q0Q74290(1)CP1CP2R0(2)R0(1)R9(1)9(2)RQ0Q12QQ374290(2)CP1CP20(2)RR0(1)9(1)RR9(2)计数脉冲置数脉冲清零脉冲个位输出十位输出01Q2QQ3Q01Q2QQ3Q2组成任意进制计数

24、器（1）异步清零法。3Q2QETCP0D1D2D3DRCO1Q0Q74161EPRDDL11计数脉冲2310QQQ Q0000000100110010010001010110（a）（b）&Q30QQ21Q异步清零法组成6进制计数器（2）同步清零法 QDRETEP74163DRCO33QD211QL010QDCPDD1计数脉冲23Q0010000000011Q0001Q1Q010020101（a）（b）&QQ3Q012Q同步清零法组成6进制计数器（3）异步预置数法 LD3Q2QD/UENCP0D1D2D3DRCOMAX/MIN1Q0Q7419100计数脉冲0110011010011（b）0100

25、2Q11011QQQ3010101111001011010001010&1Q Q320QQ00（a）11异步置数法组成余3码十进制计数器（4）同步预置数法。QDRETEP74160DRCO33QD211QL010QDCPDD1计数脉冲23Q0101000110111Q0100Q1Q100021001（a）（b）001101101Q3Q201QQ集成计数器74160和与非门组成的7进制计数器 v 解：因为N48，而74160为模10计数器，所以要用两片74160构成此计数器。v先将两芯片采用同步级联方式连接成100进制计数器，然后再借助74160异步清零功能，在输入第48个计数脉冲后，计数器输出

26、状态为0100 1000时，高位片（2）的Q2和低位片（1）的Q3同时为1，使与非门输出0，加到两芯片异步清零端上，使计数器立即返回0000 0000状态，状态0100 1000仅在极短的瞬间出现，为过渡状态，这样，就组成了48进制计数器，其逻辑电路如图5.3.25所示。例例5.3.1 用74160组成48进制计数器。3Q2QETCP0D1D2D3DRCO1Q0Q74160(1)EPRDDLD13DD3DCPQ Q00RCO74160(2)L21ETQDQR2DEP1计数脉冲&11图5.3.25 例5.3.1的逻辑电路图3组成分频器 例例5.3.2 某石英晶体振荡器输出脉冲信号的频率为3276

27、8Hz，用74161组成分频器，将其分频为频率为1Hz的脉冲信号。解：因为32768=215，经15级二分频，就可获得频率为1Hz的脉冲信号。因此将四片74161级联，从高位片（4）的Q2输出即可，其逻辑电路如图5.3.26所示。D13DD3DCPQ Q00RCO74161(4)L21ETQDQR2DEP1RRCO0CP0D3DDD1QQETQ3DQEPL1D1274161(3)2QCP332Q1EP74161(2)D0D2DQD10QDRETLRCOD3RQ1DQDCP0EPD1L2D1RCO3ETDQD074161(1)2Q=32768Hz111111ff=1Hz图5.3.26 例5.3.

28、2的逻辑电路图v用计数器辅以数据选择器可以方便地构成各种序列发生器。构成的方法如下：v第一步 构成一个模P计数器；v第二步 选择适当的数据选择器，把欲产生的序列按规定的顺序加在数据选择器的数据输入端，把地址输入端与计数器的输出端适当地连接在一起。4组成序列信号发生器 v脉冲分配器是数字系统中定时部件的组成部分，它在时钟脉冲作用下，顺序地使每个输出端输出节拍脉冲，用以协调系统各部分的工作。v例例5.3.3 试用计数器74161和数据选择器设计一个01100011序列发生器。5组成脉冲分配器v解：解：由于序列长度P=8，故将74161构成模8计数器，并选用数据选择器74151产生所需序列，从而得电

29、路如图5.3.28所示。112DD0RETDEPDLCPQQ31741613QD1RCO2QD0CP1DZ2D74151D6DDDG74Y3D150DY0A1A2A11110000图5.3.28 计数器和数据选择器组成序列信号发生器5.4 5.4 数码寄存器与移位寄存器数码寄存器与移位寄存器v5.4.1 数码寄存器数码寄存器5.4.1 5.4.1 数码寄存器数码寄存器v数码寄存器存储二进制数码的时序电路组件，它具有接收和寄存二进制数码的逻辑功能。前面介绍的各种集成触发器，就是一种可以存储一位二进制数的寄存器，用n个触发器就可以存储n位二进制数。74LS175的功能表4位集成寄存器74LSl75

30、 1DRC1FFQ01DRC1QQR1DC1QRC11D0Q0Q1FFQ11Q2FFQ22Q3FFQ33Q41235671516D0DGNDQ2Q2D2Vcc74LS175（b）891011121413RDQ011QQ1CPD33Q3QQ01CP(a)DD3012DD1DRa）逻辑图（b）引脚排列5.4.2 5.4.2 移位寄存器移位寄存器1单向移位寄存器（1）4位右移寄存器。D触发器组成的4位右移寄存器 QRC11D1DC1RQ1DC1RQ1DQRC1Q0Q1Q2Q3CPCRID串行输入串行输出D0D1D20FF1FF2FF3FF并 行 输 出D3右移寄存器时序图 2Q1Q0CPQ12345

31、67893QID1110v 移位寄存器中的数码可由Q3、Q2、Q1和Q0并行输出，也可从Q3串行输出。串行输出时，要继续输入4个移位脉冲，才能将寄存器中存放的4位数码1101依次输出。图5.4.3中第5到第8个CP脉冲及所对应的Q3、Q2、Q1、Q0波形，就是将4位数码1101串行输出的过程。所以，移位寄存器具有串行输入并行输出和串行输入串行输出两种工作方式。右移寄存器的状态表（2）左移寄存器 D触发器组成的4位左移寄存器 1DC1RQ1DQRC1Q1D1DC1C1RQRCPCRD01DFF0FF1FF23FF20并 行 输 出3QQ1QQID串行输入串行输出2DD35.4.3 5.4.3 集

32、成移位寄存器集成移位寄存器741947419474194是由四个触发器组成的功能很强的四位移位寄存器 0Q1QS3D2D1D0D2Q3Q74194（a）41235671516D0D1D2GNDQ3Q2Q1Vcc74194（b）891011121413RD3D0SQ0SRDCPSLSR01SRSLS1CPDDDD集成移位寄存器74194 （a）逻辑功能示意图（b）引脚图（1）异步清零。（2）S1、S0是控制输入 当RD=1时74194有如下4种工作方式 当S1S0=00时，不论有无CP到来，各触发器状态不变，为保持工作状态。当S1S0=01时，在CP的上升沿作用下，实现右移（上移）操作，流向是S

33、RQ0Q1Q2Q3。当S1S0=10时，在CP的上升沿作用下，实现左移（下移）操作，流向是SLQ3Q2Q1Q0。当S1S0=11时，在CP的上升沿作用下，实现置数操作：D0Q0，D1Q1，D2Q2，D3Q3。DSL 和DSR分别是左移和右移串行输入。D0、D1、D2和D3是并行输入端。Q0和Q3分别是左移和右移时的串行输出端，Q0、Q1、Q2和Q3为并行输出端。当RD=0时即刻清零，与其他输入状态及CP无关。5.4.4 5.4.4 移位寄存器构成的移位型计数器移位寄存器构成的移位型计数器1环形计数器用74194构成的环形计数器 0Q1QS3D2D1D0D2Q3Q74194SRDCPDSLSRD

34、01111000START0Q31000Q0100Q2Q001010001（b）（a）（a）逻辑图（b）状态图 QD1SR013SQQSSLD74194DRDDCPQ02D1D3201Q（b）100000012QQ00000300111Q（a）0清零1100011111101111用74194构成的扭环形计数器（a）逻辑图（b）状态图 5.5 5.5 同步时序逻辑电路的设计方法同步时序逻辑电路的设计方法v5.5.1 同步时序逻辑电路的设计方法同步时序逻辑电路的设计方法5.5.1 5.5.1 同步时序逻辑电路的设计方法同步时序逻辑电路的设计方法1同步时序逻辑电路的设计步骤（1）根据设计要求，设定

35、状态，导出对应状态图或状态表。（2）状态化简。原始状态图（表）通常不是最简的，往往可以消去一些多余状态。消去多余状态的过程叫做状态化简。（3）状态分配，又称状态编码。（4）选择触发器的类型。触发器的类型选得合适，可以简化电路结构。（5）根据编码状态表以及所采用的触发器的逻辑功能，导出待设计电路的输出方程和驱动方程。（6）根据输出方程和驱动方程画出逻辑图。（7）检查电路能否自启动。2同步计数器的设计举例例例5.5.1 设计一个同步5进制加法计数器 解：设计步骤如下。（1）根据设计要数器，所以应求，设定状态，画出状态转换图。由于是5进制计有5个不同的状态，分别用S0、S1、S4表示。在计数脉冲CP

36、作用下，5个状态循环翻转，在状态为S4时，进位输出Y=1。（2）状态化简。5进制计数器应有5个状态，不须化简。（3）状态分配，列状态转换编码表。由式2nN2n-1可知，应采用3位二进制代码。该计数器选用三位自然二进制加法计数编码，即S0=000、S1=001、S4=100。由此可列出状态转换表如表5.16所示。表5.16 例5.5.1的状态转换表（4）选择触发器。本例选用功能比较灵活的JK触发器。（5）求各触发器的驱动方程和进位输出方程。列出JK触发器的驱动表如表5.17所示。三个无效状态101、110、111作无关项处理。根据次态卡诺图和JK触发器的驱动表可得各触发器的驱动卡诺图。如图5.5

37、.1所示触发器的驱动表可得各触发器的驱动卡诺图。如图5.5.1所示表5.17 JK触发器的驱动表图5.5.1 例5.5.1各触发器的驱动卡诺图0nQ112nQ Qn02J00nQQn0J1=20010110101011000K21n0QQ1nQ0n22K11=n1110nQQ010101100000Qn000001=10Kn11Q1nQ11Q2JQJ211nn1101101101100K0Q01Q1JQ0nn0Q0nn21QQn201n00101110n=01KQ1101=J0Q2n1K=0再画出输出卡诺图，可得电路的输出方程 将各驱动方程与输出方程归纳如下：（6）画逻辑图。根据驱动方程和输出

38、方程，画出5进制计数器的逻辑图如图5.5.2所示 QC1C1Q1K1J1J1J1K1KC1Q&2Q0QQ1CPY进位输出图5.5.2 例5.5.1的逻辑图（7）检查能否自启动。利用逻辑分析的方法画出电路完整的状态图如图5.5.3所示。可见，如果电路进入无效状态101、110、111时在CP脉冲作用下，分别进入有效状态010、010、000。所以电路能够自启动图5.5.3 状态图3一般时序逻辑电路的设计举例例5.5.2 设计一个串行数据检测器。该检测器有一个输入端X，它的功能是对输入信号进行检测。当连续输入三个1（以及三个以上1）时，该电路输出Y=1，否则输出Y=0。解：（1）根据设计要求，设定

39、状态，画出状态转换图。S0初始状态或没有收到1时的状态；S1收到一个1后的状态；S2连续收到两个1后的状态；S2连续收到三个1（以及三个以上1）后的状态。（2）根据题意可画出如图5.5.4所示的原始状态图。（3）状态化简。状态化简就是合并等效状态。所谓等效状态就是那些在相同的输入条件下，输出相同、次态也相同的状态。观察图5.5.4可知，S2和S3是等价状态，所以将S2和S3合并，并用S2表示，图5.5.5是经过化简之后的状态图。S2SSS310X/YS0/00/00/01/01/01/11/10/01/00/01/00/00/0SX/Y012SSS1/1图5.5.4 例5.5.2的原始状态图

40、图5.5.5 化简后的状态图 图5.5.6 编码后的状态图（4）状态分配，列状态转换编码表。本例取S0=00、S1=01、S2=11。图5.5.6是该例的编码形式的状态图。由图5.5.6可画出编码后的状态表如表5.18所示表5.18 例5.5.2的编码状态表表5.18 例5.5.2的编码状态表（5）选择触发器，求出状态方程、驱动方程和输出方程。本例选用2个D触发器，列出D触发器的驱动表如表5.19所示。由输出卡诺图可得电路的输出方程：根据次态卡诺图和D触发器的驱动表可得各触发器的驱动卡诺图如图5.5.7所示。由各驱动卡诺图可得电路的驱动方程：表5.19 D触发器的驱动表10Q110010Q1D

41、X=1nn0100010Q0nDDX01110Qn0000Q0100n11011X0111D0X=图5.5.7 例5.5.2各触发器的驱动卡诺图（6）画逻辑图。根据驱动方程和输出方程，画出该串行数据检测器的逻辑图如图5.5.8所示。（7）检查能否自启动。图5.5.9是图5.5.8电路的状态图，可见，电路能够自启动。Q0C11DQC11DQX&CPQ1Y&0/001000QX/Y0/010/01/01/1Q1/11/0110/010图5.5.8 例5.5.2的逻辑图 图5.5.9 检查自启动 5.5.2 5.5.2 异步时序逻辑电路的设计方法异步时序逻辑电路的设计方法 由于异步时序电路中各触发器

42、的时钟脉冲不统一。因此设计异步时序逻辑电路要比同步电路多一步，就是为每个触发器选择一个合适的时钟信号，即求各触发器的时钟方程。除此之外，异步时序电路的设计方法与同步时序电路基本相同。例例5.5.3 设计一个异步7进制加法计数器解：设计步骤如下。（1）根据设计要求，设定7个状态S0S6。进行状态编码后，列出状态转换表如表5.20所示。表中Y为进位输出变量。7进制计数器应有7个状态，所以不须状态化简。表5.20 例5.5.3的状态转换表（2）选择触发器。本例选用下降沿触发的JK触发器。（3）求各触发器的时钟方程，即为各触发器选择时钟信号。为了选择方便，由状态表画出电路的时序图，如图5.5.10所示

43、。为触发器选择时钟信号的原则是：触发器状态需要翻转时，必须要有时钟信号的翻转沿送到。触发器状态不需翻转时，“多余的”时钟信号越少越好。根据上述原则，选择：求各触发器的驱动方程和进位输出方程。画出电路的次态卡诺图如图5.5.11所示，无效状态111作无关项处理。根据次态卡诺图和JK触发器的驱动表可得三个触发器各自的驱动卡诺图如图5.5.12所示。QCP2Q0Q1Yn110Q0111Q110nQ2n00001010000011101001100图5.5.10 例5.5.3的时序图 图5.5.11 例5.5.3的次态卡诺图 Qn1Q0n2Qn1J22=J0001111010nQ12nQ Qn02KK

44、=20010110101nQ112nQ Qn01J0100101101010110001211n0QQ1nQ00n1K11nQ12nQ Qn00J000101101010110002111n0QQ1nQ0n0K111011112n=Q0JK0=11Qn+11nQQ0=2n+1KJQ01n=图5.5.12 例5.5.3各触发器的驱动卡诺图根据驱动卡诺图写出驱动方程：再画出输出卡诺图如图5.5.13所示，可得电路的输出方程：图5.5.13 输出卡诺图（4）画逻辑图。根据驱动方程和输出方程，画出异步7进制计数器的逻辑图如图5.5.14所示。（5）检查能否自启动。利用逻辑分析的方法画出电路完整的状态图如图5.5.15所示。可见，如果电路进入无效状态111时，在CP脉冲作用下可进入有效状态000。所以电路能够自启动。进位输出C1C1Y1JQ1JQ1J1KQCP1K1QQ0Q2C11K111&1图5.5.14 例5.5.3的逻辑图0QQ1Q2000001010101110011100111图5.5.15 例5.5.3的状态图