《数字电路》课件 - 副本 (3).ppt

1、第3章 组合逻辑电路v 31 逻辑函数的代数化简逻辑函数的代数化简v311 布尔代数（逻辑代数）v1基本定律和恒等式基本定律和恒等式v(1)常量之间的关系常量之间的关系v 与运算：与运算：v 或运算：或运算：v 非运算：非运算：0 000 10 1 00 1 11 00011010111101 10 第3章 组合逻辑电路v 31 逻辑函数的代数化简逻辑函数的代数化简v311 布尔代数（逻辑代数）v1基本定律和恒等式基本定律和恒等式v（2）基本公式）基本公式v 01律：律：v 互补律：互补律：v 等幂律：等幂律：v 双重否定律：双重否定律：01AAAA 1100AA 10AAA AAAAA AA

2、AA 第3章 组合逻辑电路v 31 逻辑函数的代数化简逻辑函数的代数化简v311 布尔代数（逻辑代数）v1基本定律和恒等式基本定律和恒等式v（3）基本定理）基本定理v 交换律：交换律：v 结合律：结合律：v 分配律：分配律：v 反演律：反演律：A BB AABBA()()()()A BCAB CABCABC()()()ABCA BA CAB CABACA B CABCABCA B C 第3章 组合逻辑电路v 31 逻辑函数的代数化简逻辑函数的代数化简v311 布尔代数（逻辑代数）v1基本定律和恒等式基本定律和恒等式v（4）常用公式）常用公式v 还原律：v 吸收律：v 冗余律：v 反演律：ABA

3、BAABAAB)(ABAAAABA)(CAABBCCAAB 第3章 组合逻辑电路v 31 逻辑函数的代数化简逻辑函数的代数化简v311 布尔代数（逻辑代数）v2运算规则运算规则代入规则代入规则反演规则反演规则对偶规则对偶规则第3章 组合逻辑电路v 31 逻辑函数的代数化简逻辑函数的代数化简v312 逻辑函数的布尔代数化简v1逻辑函数的最简表达式逻辑函数的最简表达式v最简与或式有以下两个特点：v与项（即乘积项）的个数最少v每个乘积项中变量的个数最少第3章 组合逻辑电路v 31 逻辑函数的代数化简逻辑函数的代数化简v312 逻辑函数的布尔代数化简v2 逻辑函数的化简方法逻辑函数的化简方法并项法吸收

4、法消去法配项法 第3章 组合逻辑电路v 32 逻辑函数的卡诺图化简逻辑函数的卡诺图化简v321 逻辑函数的最小项表达式v1最小项最小项v在n变量的逻辑函数中，若其“与或”表达式中v 所有乘积项均由n个因子组成；v 每个因子以变量或其反变量的形式在乘积项中只出现一次；v2.最小项的编号最小项的编号v常以mi的形式表示最小项，m代表最小项，下标i表示最小项的编号。v3最小项的性质最小项的性质v 当输入变量取任何一组值时，必有且仅有一个最小项的值为l。v 全体最小项之和为1。v 在输入变量的任何一组取值下，任意两个最小项之积为0。v 若两个最小项只有一个因子不同，则称这两个最小项具有逻辑相邻性。具有

5、逻辑相邻性的最小项之和可合并成一项并消去一对因子 第3章 组合逻辑电路v 32 逻辑函数的卡诺图化简逻辑函数的卡诺图化简v321 逻辑函数的最小项表达式v4.逻辑函数的最小项表达式逻辑函数的最小项表达式v如果逻辑函数式“与或”表达式中的乘积项均为最小项，则此逻辑函数式称为逻辑函数的最小项表达式，或标准积之和表达式 第3章 组合逻辑电路v 32 逻辑函数的卡诺图化简逻辑函数的卡诺图化简v322 逻辑函数的卡诺图表示v1表示最小项的卡诺图表示最小项的卡诺图表示最小项的卡诺图表示最小项的卡诺图相接 紧挨着的小方格；相对 任意一行或一列两头的小方格；相重 四角相邻（对折起来位置重合）的小方格。卡诺图的

6、特点卡诺图的特点 把n变量逻辑函数的全部最小顶填入到上述个小方块中，每个最小项占一格并使具有逻辑相邻性的最小项在几何上也相邻地排列，这样所得到的图形称为n变量最小项的卡诺图。除几何相邻的最小项具有逻辑相邻的性质外，图中每一行或每一列两端的最小项也具有逻辑相邻性 第3章 组合逻辑电路v 32 逻辑函数的卡诺图化简逻辑函数的卡诺图化简v322 逻辑函数的卡诺图表示v2.用卡诺图表示逻辑函数用卡诺图表示逻辑函数v因为任何逻辑函数均可写成最小项表达式，而每个最小项又都可以表示在卡诺图中，所以可用卡诺图来表示逻辑函数。方法是：将逻辑函数化为最小项表达式，然后在卡诺图上将式中出现的最小项所对应的小方块内填

7、上1，其余位置上填上0，得到的即为逻辑函数的卡诺图第3章 组合逻辑电路v 32 逻辑函数的卡诺图化简逻辑函数的卡诺图化简v3.2.3 逻辑函数的卡诺图化简v1.化简方法化简方法v卡诺图化简法的步骤如下：v将逻辑函数化成最小项表达式。v用卡诺图表示逻辑函数。v找出可以合并(即几何上相邻)的最小项，并用包围圈将其圈住。v选取可合并的最小项的公共因子作为乘积项，这样的乘积项之和即为化简后的逻辑函数。v在选取可合并的最小项时应遵循以下几条原则：在选取可合并的最小项时应遵循以下几条原则：包围圈所圈住的相邻最小项(即小方抉中的1)的个数应为2，4，8等，即为2n个。包围圈越大，即圈中所包含的最小项越多，乘

8、积项中变量越少，化简的结果越简单。包围圈的个数越少越好。个数越少，乘积项就越少，化简后的结果就越简单。须将函数的所有最小项都圈完。画包围圈时，最小项可以被重复包围，但每个圈中至少有一个最小项不被其他包围圈所圈住，以保证该化简项的独立性 第3章 组合逻辑电路v 32 逻辑函数的卡诺图化简逻辑函数的卡诺图化简v3.2.3 逻辑函数的卡诺图化简v2.具有无关项的逻辑函数化简具有无关项的逻辑函数化简v 将函数式中最小项在卡诺图对应的小方块内填1，无关项在对应的小方块内填（或d、），其余位置补0。v 画包围圈时将无关项看成1还是0，以得到圈最大，圈的个数最少为原则。v 圈中必须至少有一个有效的最小项，不

9、能全是无关项 第3章 组合逻辑电路v 33 组合逻辑函数的分析和设计组合逻辑函数的分析和设计v3.3.1 组合电路特点和数字描述v1.组合逻辑电路的定义v2.组合逻辑电路v3组合逻辑电路的特点v 没有记亿功能 v 无反馈 X0X1XnF0F1Fm输入变量(二值变量)组合逻辑网络输出变量(二值变量)组合逻辑电路框图第3章 组合逻辑电路v 33 组合逻辑函数的分析和设计组合逻辑函数的分析和设计v3.3.2 组合逻辑电路的分析v1组合逻辑电路的一般分析方法及步骤v 2.组合逻辑电路分析逻辑电路表达式真值表逻辑功能路组合逻辑电路分析过程示意图第3章 组合逻辑电路v 33 组合逻辑函数的分析和设计组合逻

10、辑函数的分析和设计v3.3.3 组合逻辑电路的设计v1.组合逻辑电路的一般设计方法v根据提出的逻辑问题建立真值表v根据真值表写出逻辑函数的最小项表达式v化简所得的表达式，并根据有关要求转换成相应的函数表达式v画出对应的逻辑电路图v2.组合逻辑电路的设计第3章 组合逻辑电路v 34 常用组合逻辑器件常用组合逻辑器件v341 编码器v1.普通编码器 v在普通编码器中，任何时刻只允许输入一个编码请求信号，否则输出将发生混乱 v在普通编码器中除了二进制编码器外，常用的还有8421BCD码编码器 v2.优先编码器v在优先编码器电路中，允许同时输入两个以上编码信号。不过在设计优先编码器时已经将所有的输入信

11、号设定了优先级别，当几个输入信号同时出现时，只对其中优先级别最高的一个进行编码 v在常用的优先编码器电路中，除了二进制编码器以外，还有一类叫做二十进制优先编码器。它能将I0I9 10个输入信号分别编成10个BCD代码。常用的二十进制优先编码器有74LS147。第3章 组合逻辑电路v 34 常用组合逻辑器件常用组合逻辑器件v342 译码器v1数码译码器v数码译码器又可称为通用译码器，其主要功能包括；惟一地址译码(用于将输入的代码v转换为与之一一对应的有效输出信号，为其他芯片提供片选信号，常用于数字系统中的地址v译码)、代码变换、构成逻辑函数等 第3章 组合逻辑电路v 34 常用组合逻辑器件常用组

12、合逻辑器件v342 译码器v1数码译码器v(1)集成译码器74LS138输 入输 出I0 I1 I2 I3 I4 I5 I6 I7H H H H H H H HH H H H H H H HH H H H H H H HL H H H H H H HG1 G2A G2BC B AL X XX H XX X HH L LH L LH L LH L LH L LL L LH L LH L LH L LL L HL H LL H HH L LH L HH H LH H H LX X XX X XX X XH L H H H H H HH H L H H H H HH H H L H H H HH H

13、 H H L H H HH H H H H L H HH H H H H H L HH H H H H H H L74LS138的功能表的功能表第3章 组合逻辑电路v 34 常用组合逻辑器件常用组合逻辑器件v342 译码器v1数码译码器v(1)集成译码器74LS138v从功能表可以看出：v译码器有3个输入使能端G1、G2A、G2B，只有当Gl输入高电平，且G2A和G2Bv输入低电平时，译码器才处于工作状态。v译码器有3个输入端A、B、C，输入信号共有8种组合，138译码器可以译出8v个输出信号Y0Y7，因此称该译码器为3线一8线译码器。v输出信号的有效电平是低电平。v从逻辑表达式可以看出，13

14、8译码器可以产生3变量函数的所有最小项，每个输出端和一个最小项相对应 第3章 组合逻辑电路v 34 常用组合逻辑器件常用组合逻辑器件v342 译码器v1数码译码器v(2)74LS138的应用v1)译码器扩展v 译码器功能分析如下：当D0时，芯片I工作，芯片禁止，芯片的所有输出端均输高电平。根据138的功能表可以判断出芯片I的译码范围是00000111。当D1时，芯片I禁止，其输出全部为高电平。芯片工作，对应的译码范围是1000 1111 v2）函数发生器v利用74LSl38的每个输出端和一个3变量函数的最小项相对应的特点，可方便地生成任意的3变量函数 第3章 组合逻辑电路v 34 常用组合逻辑

15、器件常用组合逻辑器件v342 译码器v2显示译码器v（1）显示器件 v常用的数字显示器件包括半导体数码管(LED)、辉光数码管、荧光数码管和液晶显示器(LCD)等。LED因其体积小、功耗低、配置灵活和低廉的价格而在数字系统中得到广泛的应用。v数码的显示方式一般有分段式、字形重叠式和点阵式三种，其中以分段式应用最为广泛。第3章 组合逻辑电路v 34 常用组合逻辑器件常用组合逻辑器件v342 译码器v2显示译码器v（2）显示译码器v以74LS48为例介绍七段显示译码器的功能和应用。74LS48显示译码器的输出有效电平为高电平，可以用来驱动共阴极显示器 v译码器有3个辅助控制端，其功能简单介绍如下：

16、v 试灯输入LTv 动态灭零输入RBIv灭灯输入动态灭零输出RBI/RBO第3章 组合逻辑电路v 34 常用组合逻辑器件常用组合逻辑器件v343 数据选择器数据选择器 v1.数据选择器(Multiplexer)结构原理v以74LS151为例介绍集成数据选择器的特点和应用 EN C B A Y WH X X X L HL L L L D0 D0L L L H D1 D1L L H L D2 D2L L H H D3 D3L H L L D4 D4L H L H D5 D5L H H L D6 D6L H H H D7 D7输 入输 出74LS151功能表功能表第3章 组合逻辑电路v 34 常用组

17、合逻辑器件常用组合逻辑器件v343 数据选择器数据选择器 v2.数据选择器74LS151应用v 构建多位数据选择器v74LSl51是一位的数据选择器，如果需要多位的数据选择器，只需将各片数据选择器的使能端和相应的地址输入端连接在一起即可。v 函数发生器v从74LSl51输出表达式可以看出，如果有Di=l，其对应的最小项mi便会在与或表达式中出现；而如果Di=0，其对应的最小项mi便不会在与或表达式中出现。因此，只要以地址输入信号作为逻辑变量，适当设置Di的取值，就可以利用数据选择器产生逻辑函数 第3章 组合逻辑电路v 34 常用组合逻辑器件常用组合逻辑器件v344 数据分配器v数据分配器数据分

18、配器(Demultiplexer)，又称多路分配器，从逻辑功能看，与数据选择器恰恰相反，数据分配器则只有1个数据输入瑞，但有2n个数据输出端，根据n个地址信号的不同，把输入数据送到2n个数据输出端中的某一个。若n2，则有2个地址信号、4个数据输出端，称为1路4路数据分配器。v数据分配器的用途较多，例如可用它将一台微机与多台外设连接，将微机数据分送到外部设备中。此外，还可以与计数器结合组成脉冲分配器，与数据选择器连接组成分时数据传输系统等。第3章 组合逻辑电路v 34 常用组合逻辑器件常用组合逻辑器件v345 数值比较器1.一位数值比较器BAB11&1FBAFB=AFBA一位数值比较器的逻辑电路

19、图第3章 组合逻辑电路v 34 常用组合逻辑器件常用组合逻辑器件v345 数值比较器v2多位数值比较器v在比较两个多位数的大小时，必须自高而低地逐位比较，而且只有在高位相等时，才需要比较低位。4位数值比较器7485的逻辑图B3A3B2A2B1A1B0A0IABFAB7485(AB)3333223322113322110033221100AB)333322332211332110033221100AB()()()()()()()()()()FA BAB A BABABABABABAB A BABABABAB I(A=B)33221100A=B()()()()FABABABAB I第3章 组合逻辑

20、电路v 34 常用组合逻辑器件常用组合逻辑器件v346 半加器与全加器v1.半加器半加器v两个一位二进制数相加，称为“半加”，实现半加操作的电路，称半加器 输 入输 出A BS C0 00 11 01 11 01 00 10 0半加器真值表半加器真值表第3章 组合逻辑电路v 34 常用组合逻辑器件常用组合逻辑器件v346 半加器与全加器v1.半加器半加器COASCHASCAB=1&ASCB(a)(b)(c)（a）国际逻辑符号 （b）惯用逻辑符号 （c）逻辑图B第3章 组合逻辑电路v 34 常用组合逻辑器件常用组合逻辑器件v346 半加器与全加器v2.全加器v实现两个多位二进制数的相加，除考虑本

21、位被加数和加数相加外，还应考虑低位来的进位，这三者相加，称为“全加”。实现全加操作的电路，称为全加器(Full Adder)iiiii-1i-1ii-1iiiii-1iiiii-1ii-1SA B CA B CA B CABCCABACBC（a）国际逻辑符号 （b）由异或门构成的全加器逻辑电路 图3-34 全加器电路图AiCi1CICOSiCiBi&111SiCiAiBiCi1&第3章 组合逻辑电路v 34 常用组合逻辑器件常用组合逻辑器件v346 半加器与全加器v2.全加器&AiBiCi-1SCi图335 全加器与非门逻辑电路图第3章 组合逻辑电路v 35 组合逻辑电路中的竞争与冒险组合逻辑

22、电路中的竞争与冒险v1竞争冒险现象及其产生原因竞争冒险现象及其产生原因v信号通过导线和门电路时，都存在时间的延迟，信号从输入到稳定需要一定的时间。因此，同一个门的一组输入信号，由于它们在此前通过不同数目的门，经过不同长度导线的传输，到达的时间会有先有后，这种现象称为竞争。v因竞争而使逻辑电路的输出端产生不应有的过渡干扰脉冲的现象称为冒险。v如果门电路的输入中存在互补信号，当互补信号的状态发生变化时，门电路的输出端就可能出现不应有的过渡干扰脉冲，这就是导致竞争冒险主要原因。第3章 组合逻辑电路v 35 组合逻辑电路中的竞争与冒险组合逻辑电路中的竞争与冒险v2消除竞争冒险的方法消除竞争冒险的方法v（1）修改逻辑设计v 发现并消除互补变量。v 增加乘积项。v（2）加封锁脉冲v（3）加选通信号v（4）在输出端并联滤波电容