第5章集成电路设计课件.ppt

1、第五章第五章 集成电路设计集成电路设计 集成电路设计与制造的主要流程框架集成电路设计与制造的主要流程框架设计设计芯片检测芯片检测单晶、外单晶、外延材料延材料掩膜版掩膜版芯片制造芯片制造过程过程封装封装测试测试系统需求系统需求 半导体器件物理半导体器件物理基础基础：包括：包括PNPN结的物理机制、双极管、结的物理机制、双极管、MOS管的工作原理等。管的工作原理等。器件器件 小规模电路小规模电路 大规模电路大规模电路 超大规模电路超大规模电路 甚大规模电路甚大规模电路 电路的制备电路的制备工艺工艺：光刻、刻蚀、氧化、离子注入、扩散、：光刻、刻蚀、氧化、离子注入、扩散、化学气相淀积、金属蒸发或溅射、

2、封装等工序化学气相淀积、金属蒸发或溅射、封装等工序 集成电路设计：另一重要环节，最能反映人的能动性集成电路设计：另一重要环节，最能反映人的能动性 结合具体的电路，具体的系统，设计出各种各样的电路结合具体的电路，具体的系统，设计出各种各样的电路掌握正确的设计方法掌握正确的设计方法，可以以不变应万变，可以以不变应万变，随着电路规模的增大，随着电路规模的增大，计算机辅助设计手段计算机辅助设计手段在集成电路设计中起着越来越重要的作用在集成电路设计中起着越来越重要的作用引引 言言随着集成电路集成度的不断提高，设计成本随着集成电路集成度的不断提高，设计成本和设计周期已经成为和设计周期已经成为IC产品研制成

3、本和产品周产品研制成本和产品周期的主要部分。利用电子设计自动化期的主要部分。利用电子设计自动化EDA(electronic design automatic)工具，根据具体工具，根据具体的集成电路采用不同的设计方法，可以大大缩的集成电路采用不同的设计方法，可以大大缩短设计周期，降低设计成本。短设计周期，降低设计成本。这一章主要阐述集成电路的设计特点和信息这一章主要阐述集成电路的设计特点和信息描述、设计流程、集成电路的主要设计方法，描述、设计流程、集成电路的主要设计方法，使大家对集成电路设计的相关知识有一个初步使大家对集成电路设计的相关知识有一个初步的认识。的认识。什么是集成电路设计？什么是集成

4、电路设计？根据电路功根据电路功能和性能的要求，在正确选择系统配置、能和性能的要求，在正确选择系统配置、电路形式、器件结构、工艺方案和设计规电路形式、器件结构、工艺方案和设计规则的情况下，则的情况下，尽量减小芯片面积，降低设尽量减小芯片面积，降低设计成本，缩短设计周期，计成本，缩短设计周期，以保证全局优化以保证全局优化，设计出满足要求的集成电路。设计出满足要求的集成电路。一个集成电路设计是否成功，可以通过测试验一个集成电路设计是否成功，可以通过测试验证及系统应用来确定。证及系统应用来确定。u 设计的基本过程设计的基本过程u 功能设计功能设计u 逻辑和电路设计逻辑和电路设计u 版图设计版图设计u集

5、成电路设计的最终输出是掩膜版图，通过集成电路设计的最终输出是掩膜版图，通过制版和工艺流片可以得到所需的集成电路。制版和工艺流片可以得到所需的集成电路。设计与制备之间的接口：设计与制备之间的接口：版图版图集成电路设计过程主要包括系统功能设计、逻辑和电路设计以及版图设计等方面。与设计分立器件组成的电路相比，集成电路设计具有以下特点：(1)集成电路对设计正确性提出了更为严格的要求。设计的正确性是设计的正确性是IC设计中最基本的要求。设计中最基本的要求。IC设设计一旦完成并送交制造厂生产后，再发现有错误，就计一旦完成并送交制造厂生产后，再发现有错误，就需要重新制版、重新流片，这会造成巨大的损失。因需要

6、重新制版、重新流片，这会造成巨大的损失。因此，要保证此，要保证100的设计正确性。的设计正确性。(2)测试问题：集成电路外引出端的数目不可能与芯片内器件的数目同步增加，这就增加了从外引出端检测内部电路功能的困难，兼之内部功能的复杂性，在进行集成电路设计时，必须采用便于检测的电路结构，并需要对电路的自检功能进行考虑。(3)版图设计问题：布局、布线等版图设计过程是集成电路设计中所特有的。只有最终生成设计版图，通过制作掩模版、工艺流片，才能真正实现集成电路的各种功能。而布局、布线也是决定电路性能与芯片面积的主要因素之一，对高速电路和低功耗电路尤为如此。(4)分层分级设计(Hierarchical d

7、esign)和模块化设计集成电路在一个芯片上集成了数以万计的器件，这些器件既要求相互隔离又要求按一定功能相互连接，而且，还需要考虑设计提出、设计验证及设计实现过程中所包含的各方面因素。因此，无论是功能设计、逻辑与电路设计还是版图设计，都不可能把几十万个以上的器件作为一个层次来处理，必须采用分层分级设计和模块化设计。(5)设计过程计算机化：计算机在集成电路设计中的作用是不可取代的。如果说集成电路在最初发展阶段可以用手工进行设计的话。那么，随着电路规模和电路复杂度的增大，如今集成电路设计离开计算机辅助设计是无法实现的。将一个复杂的集成电路系统的设计问题分解为复杂性较低的设计级别，这个级别可以再分解

8、到复杂性更低的设计级别；这样的分解一直继续到使最终的设计级别的复杂性足够低，也就是说，能相当容易地由这一级设计出的单元逐级组织起复杂的系统。一般来说，级别越高，抽象程度越高；级别越低，细节越具体。域：行为域：集成电路的功能 结构域：集成电路的逻辑和电路组成 物理域：集成电路掩膜版的几何特性和物理特性的具体实现层次：系统级、算法级、寄存器传输级(也称RTL级，Register Transfer Level)、逻辑级与电路级系统级系统级行为、性行为、性能描述能描述CPU、存储、存储器、控制器器、控制器等等芯片、电路芯片、电路板、子系统板、子系统算法级算法级I/O 算法算法硬件模块、硬件模块、数据结

9、构数据结构部件间的物部件间的物理连接理连接RTL 级级状态表状态表ALU、寄存、寄存器、器、MUX微存储器微存储器芯片、宏单芯片、宏单元元逻辑级逻辑级布尔方程布尔方程门、触发器门、触发器单元布图单元布图电路级电路级微分方程微分方程晶体管、电晶体管、电阻、电容阻、电容管子布图管子布图行为域行为域 结构域结构域 物理域物理域分类内容语言描述功能设计VHDL语言、Verilog语言逻辑设计VHDL语言、Verilog语言、逻辑网表、其他逻辑描述语言图形描述功能设计功能图逻辑设计原理图电路设计电路图版图设计符号式版图掩膜板图根据集成电路分级分层的思想，设计过程通常包括功能设计、逻辑和电路设计以及版图设

10、计等几个方面，以此对应设计描述有行为描述、结构描述和版图描述。以设计一个4位加法器为例，分别介绍不同设计域和不同设计层次的设计信息描述：一、行为描述：行为描述可以用布尔方程，输入输出真值表，也可用标准的高级计算机语言或硬件描述语言（包括Verilog、VHDL）写成算法。在行为域中有许多抽象的级别，包括系统级、算法级和RTL级。随着这些级别的降低，越来越多的有关具体实现的信息变得明显起来。算法级：s=a+b;RTL级：Si=(ai bi)ciCi+1=aibi+ci(ai+bi)i=0,1,2,3使用verilog语言：module add4(a,b,c,s,co);input 3:0 a,b

11、;input c;output 3:0 s;reg 3:0 s;output co;reg 1:0 i;reg 4:0 carry;always(a or b or carry)begin carry0=c;for(i=0;i=3;i=i+1)begin si=aibicarryi;carryi+1=ai&bi|(carryi&(ai|bi);end end assign co=carry4;endmodule二、结构描述：一个结构描述说明的是元件是如何连接起来完成某一功能（或指定的行为）。通常这种描述就是模块的列表和它们的连接关系。在结构域，抽象层次包括模块级、门级、开关级和电路级，从高到低

12、逐级展示更多的实现细节。4位加法器的结构描述：一位全加器结构图一位全加器结构图与非门的晶体管级结构图与非门的晶体管级结构图四位加法器结构图四位加法器结构图(4个一位全加器构成个一位全加器构成)三、物理描述：一个电路的物理描述是用来说明怎样构造详细的元件来产生所要求的结构，完成所要求的功能的。在IC设计中，物理描述的最低层次是光刻掩模版的信息，也就是各种不同层的版图，它是制造过程中各种工艺步骤所需要的。2输入与非门版图反相器版图一位全加器标准单元版图一位全加器标准单元版图 IC设计典型的是采用Top-down的设计方法，主要包括三个主要的阶段：系统功能设计(behavioral design)；

13、逻辑和电路设计(logic and circuit design)；版图设计(physical design)；理想的设计流程(自顶向下：TOP-DOWN）系统功能设计，逻辑和电路设计，版图设计硅编译器silicon compiler(算法级、RTL级向下）门阵列、标准单元阵列等逻辑和电路描述逻辑和电路描述系统性能编译器系统性能编译器系统性能指标系统性能指标性能和功能描述性能和功能描述逻辑和电路编译器逻辑和电路编译器几何版图描述几何版图描述版图编译器版图编译器制版及流片制版及流片统统一一数数据据库库需要较多的人工干预；某些设计阶段无自动设计软件，需要人工进行干预，通过模拟分析软件来帮助完成设计

14、；各级设计需要验证，包括系统设计验证、逻辑验证、电路验证、版图验证等；由设计人员判断结果是否满足要求。从系统功能设计、逻辑和电路设计、版图设计三个方面介绍典型的实际设计流程。一、系统功能设计：功能设计是最高层级的设计。目标：实现系统功能，满足基本性能要求；过程：功能块划分，行为级描述，行为仿真功能块划分(人为，极富经验性)行为级描述(VHDL、Verilog、C/C+、Matlab、Verilog-A、SystemC等)行为级仿真：总体功能和时序是否正确(各种语言仿真器)功能块划分原则：-功能块之间的连线尽可能地少，接口清晰；-功能块规模合理，便于各个功能块各自独立设计；-在功能块最大规模的选

15、择时要考虑设计软件可处理的设计级别；系统功能设计 要确定如何实现芯片功能和如何尽量满足芯片的性能要求输出：语言或功能图无自动设计软件(综合)仿真软件：VHDL/Verilog仿真器，SystemC仿真器，C/C+，Matlab二、逻辑和电路设计：概念：确定满足一定逻辑或电路功能的由逻辑或电路单元组成的逻辑或电路结构；输出：RTL描述、逻辑电路图、网表等；一般分数字电路和模拟电路设计；不同的电路、不同的工艺条件所采用的设计流程会各不相同；电路实现(包括满足电路性能要求的电路结构和元件参数)：调用单元库完成；没有单元库支持：对各单元进行电路设计，通过电路模拟与分析，预测电路的直流、交流、瞬态等特性

16、，之后再根据模拟结果反复修改器件参数，直到获得满意的结果。为全定制数字集成电路设计。标准单元库(Standard Cell)：一组单元电路的集合；经过优化设计、并通过设计规则检查和反复工艺验证，能正确反映所需的逻辑和电路功能以及性能，适合于工艺制备，可达到最大的成品率。逻辑和电路设计的输出：网表（元件及其连接关系）或逻辑图、电路图。支持的软件：原理图编辑软件、逻辑综合、逻辑模拟、电路模拟、静态时序分析等软件。全球著名的EDA软件：Cadence Synopsys(Avanti)Mentor Graphic(Innoveda)Magma、Synplify、Aldec、Silvaco、Tanner

17、、Novas等国内EDA软件：Panda(华大)、北理工的VHDL仿真器；FPGA厂商提供的EDA软件：Xilinx公司：ISE系列 Altera公司：Quartus II系列 版图设计概念：根据逻辑与电路功能和性能要求以及工艺水平要求来设计光刻用的掩膜版图；什么是版图？一组相互套合的图形，各层版图相应于不同的工艺步骤，每一层版图用不同的图案来表示，对应于光刻的掩膜版。IC设计的最终输出。版图与所采用的制备工艺紧密相关。版图设计过程：布图规划(floorplanning)布局(placement)时钟树产生(clocktree generation)布线(routing)布图规划：就是对芯片版

18、图进行总体规划布局。布局规划输入的是网表。主要工作是在一定约束条件下对设计进行物理划分，并初步确定芯片面积和形状、单元区位置、功能块的面积形状和相对位置、I/O位置，产生布线网格，还可以规划电源、地线以及数据通道分布。总的目标是减小芯片面积，降低延迟。主要是布局布线过程 布局：根据级别最低的功能块中各基本单元之间的连接关系或高级别功能中各较小功能块之间的连接关系，分配各基本单元或较小功能块位置，使芯片面积尽量小。时钟树产生：设计时钟树，生成时钟信号分布。布线：根据电路的连接关系，进行单元间或功能块间的连接。合理分配布线空间，布线均匀，而且布通率要达到百分之百。如果是门阵列、标准单元阵列等规则芯

19、片结构，可以利如果是门阵列、标准单元阵列等规则芯片结构，可以利用布图规划、时钟树产生和自动布局布线软件由逻辑网用布图规划、时钟树产生和自动布局布线软件由逻辑网表自动转换生成版图，并且可以对不满意的地方进行人表自动转换生成版图，并且可以对不满意的地方进行人工调整。工调整。对于全定制设计芯片，需要根据电路图进行人工版图设计，通常采用“由底向上”的设计方法。模拟电路版图设计(Full-Custom,全人工版图设计)人工布图规划，提取单元；人工布局布线（由底向上：从小功能块到大功能块）设计基本单元的版图设计基本单元的版图较小的功能块较小的功能块总体版图总体版图版图检查与验证版图检查与验证布局布线布局布

20、线布局布线布局布线较大的功能块较大的功能块布局布线布局布线布图规划布图规划人工版图设计典型过程人工版图设计典型过程3.版图验证和检查：DRC(Design Rule Check)：几何设计规则检查；对IC的版图做几何空间检查，保证能在特定的工艺条件下实现所设计的电路，并保证一定的成品率；ERC(Electrical Rule Check)：电学规则检查；检查电源(power)/地(ground)的短路，浮空的器件和浮空的连线等指定的电气特性；LVS(Layout versus Schematic)：网表一致性检查；将版图提出的网表和原理图的网表进行比较，检查电路连接关系是否正确，MOS晶体管的

21、长/宽尺寸是否匹配，电阻/电容值是否正确等；软件支持：成熟的CAD工具用于版图编辑、人机交互式布局布线、自动布局布线以及版图检查和验证；版图编辑软件：Virtuoso、Tanner Ledit、Panda标准单元自动布局布线软件：Silicon Ensamble、Apollo、Astro版图验证：Dracula/Diva、Calibre、Hercules、Tanner LVS至此设计工作基本完成，版图数据送交制至此设计工作基本完成，版图数据送交制版中心制作光刻掩膜版，然后进行工艺流片，版中心制作光刻掩膜版，然后进行工艺流片，完成流片以后，结合设计中产生的测试向量，完成流片以后，结合设计中产生的

22、测试向量，通过测试仪对芯片进行测试分析及成片筛选，通过测试仪对芯片进行测试分析及成片筛选，最后将所设计的电路生产定型。最后将所设计的电路生产定型。对于数字集成电路设计对于数字集成电路设计，不同类型电路的设计流程不同类型电路的设计流程会有所不同，但大都是基于分层分级设计和模块化设会有所不同，但大都是基于分层分级设计和模块化设计思想。这样，就使得某些新产品的设计只需通过改计思想。这样，就使得某些新产品的设计只需通过改变某些功能块或调用已有的单元即可实现。变某些功能块或调用已有的单元即可实现。对于模拟集成电路设计，对于模拟集成电路设计，一般采用全定制设计。一般采用全定制设计。制定目的：在芯片尺寸尽可

23、能小的前提下，使得即使存在工艺偏差也可以正确的制造出IC，尽可能地提高电路制备的成品率；通常指版图设计规则通常指版图设计规则(几何设计规则几何设计规则)，是，是IC设计与设计与工艺制备之间的接口，是版图设计所依据的基础。工艺制备之间的接口，是版图设计所依据的基础。IC制造中造成工艺偏差的因素主要包括：制造中造成工艺偏差的因素主要包括：E 掩膜版的对准偏差；掩膜版的对准偏差；E 尘埃颗粒；尘埃颗粒；E 工艺参数工艺参数(例如：横向扩散、横向腐蚀等例如：横向扩散、横向腐蚀等)；E 表面不平整；表面不平整；设计规则是设计规则是IC工程师和工艺工程师之间相互制约的手段，两工程师和工艺工程师之间相互制约

24、的手段，两者沟通的桥梁，通过设计规则，电路工程师不必了解工艺细者沟通的桥梁，通过设计规则，电路工程师不必了解工艺细节就可以成功的设计出集成电路；而工艺工程师也不需要了节就可以成功的设计出集成电路；而工艺工程师也不需要了解电路内容就可以成功的制造出集成电路。解电路内容就可以成功的制造出集成电路。设计规则是电路性能、集成度和成品率之间的折中，设计规设计规则是电路性能、集成度和成品率之间的折中，设计规则放宽，则成品率高，但电路面积大、性能差一些；设计规则放宽，则成品率高，但电路面积大、性能差一些；设计规则严格，则电路性能好、面积小，但成品率低。则严格，则电路性能好、面积小，但成品率低。设计规则是：设

25、计规则是：考虑器件在正常工作的条件下，根据考虑器件在正常工作的条件下，根据实际工艺水平和成品率的要求，给出一组同一工艺层实际工艺水平和成品率的要求，给出一组同一工艺层及不同工艺层之间几何尺寸的限制，主要包括线宽、及不同工艺层之间几何尺寸的限制，主要包括线宽、间距、面积等规则，分别给出它们的最小值，以防止间距、面积等规则，分别给出它们的最小值，以防止掩膜图形的断裂、连接和一些不良物理效应的出现。掩膜图形的断裂、连接和一些不良物理效应的出现。Design Rule通常给出一组同一层和不同层之间几何尺寸的限制，主要包括：最小线宽 Minimum Width 最小间距 Minimum Spacing

26、最小延伸 Minimum Extension 最小包围 Minimum Enclosure 最小覆盖 Minimum Overlay以为单位：把大多数尺寸（width，space等等）约定为的倍数，再根据工艺线的分辨率，给出与工艺相容的值，对于不同的工艺水平，只要改变的数值即可获得不同的设计规则，使设计规则得以简化。但采用这类规则可能会造成芯片面积浪费或工艺难度增加。一般等于栅长度的一半。以微米为单位：每个尺寸之间没有必然的比例关系，各尺寸可以独立选择，提高每一尺寸的合理程度；简化度不高。Poly-si：取决于工艺上几何图形的分辨率。取决于工艺上几何图形的分辨率。Al：铝生长在最不平坦的二氧化

27、硅上，因此，铝的宽铝生长在最不平坦的二氧化硅上，因此，铝的宽度和间距都要大些，以免短路或断路。度和间距都要大些，以免短路或断路。diff-poly：多晶硅与扩散区不能相互重叠，否则将产多晶硅与扩散区不能相互重叠，否则将产生寄生电容或寄生晶体管。生寄生电容或寄生晶体管。3AlPolydiff323晶体管规则：晶体管规则：多晶硅与扩散区最小间距：多晶硅与扩散区最小间距：栅对扩散区延伸：栅对扩散区延伸：2，否则，否则会出现会出现S、D短路的现象。短路的现象。扩散区出头：扩散区出头：2，以保证，以保证S或或D有一定的面积有一定的面积diffpoly2灾难性的灾难性的错误错误从集成电路的布图风格看，集成

28、电路设计方法可以分成：全定制(Full-Custom)设计方法；半定制(Semi-Custom)设计方法；Q门阵列(Gate Array,GA)Q标准单元(Standard Cell,SC)Q积木块设计方法(Building Block Layout,BBL)可编程逻辑器件(PLD,Programmable Logic Device)设计方法，现场可编程门阵列(FPGA,Field Programmable Gate Array)方法。PLA、PAL和GALLCA和CPLD设计方法选取的主要依据：设计周期、设计成本、芯片成本、芯片尺寸、设计灵活性、保密性和可靠性等 最主要的：设计成本在芯片成本

29、中所占比例 芯片成本CT：ynCVCCPDT小批量的产品：小批量的产品：减小设计费用；减小设计费用；大批量的产品：大批量的产品：提高工艺水平，减小芯提高工艺水平，减小芯片尺寸，增大圆片面积片尺寸，增大圆片面积CD设计费设计费CP每片硅片的工艺费每片硅片的工艺费V 生产数量生产数量y 成品率成品率n 每片硅片的芯片数每片硅片的芯片数设计周期长，设计成本高；适用于性能要求极高或批量很大的产品，如CPU、RAM等通用集成电路；对于性能要求较高的专用集成电路，通常当批量超过10万片时也采用全定制设计方法；模拟集成电路、数模混合集成电路由于设计软件的限制，通常也采用全定制设计；早期电路全部采用全定制方法

30、。全定制设计方法全定制设计方法是指在电路设计中进行电路结构、电是指在电路设计中进行电路结构、电路参数的人工优化，完成电路设计后，人工设计版图中路参数的人工优化，完成电路设计后，人工设计版图中的各个器件和连线，以获得最佳性能和最小芯片尺寸。的各个器件和连线，以获得最佳性能和最小芯片尺寸。全定制设计方法全定制设计方法是一种以人工设计为主的是一种以人工设计为主的设计方法，容易出错。设计方法，容易出错。这种设计技术的周期很这种设计技术的周期很长，设计成本高，长，设计成本高，一般适用于对性能要求很高一般适用于对性能要求很高或批量很大的产品。或批量很大的产品。针对全定制方法设计效率不高的问题，发针对全定制

31、方法设计效率不高的问题，发展了一种展了一种符号式全定制版图设计方法符号式全定制版图设计方法，它采用，它采用一组事先定义好的符号表示版图中不同层版的一组事先定义好的符号表示版图中不同层版的信息，再通过自动转换程序将这些符号转换成信息，再通过自动转换程序将这些符号转换成版图。版图。符号图有棍图、固定栅图、虚网格图；不必考虑设计规则的要求；设计灵活性大符号间距不固定，需要由符号法设计系统的软件进行版图压缩，减小芯片面积通用集成电路是通用性比较强的一类集成电路，包括通用微处理器、存储器、通用DSP(Digital Signal Processing)等；专用集成电路（ASIC：Application-

32、Specific Integrated Circuit）（相对通用电路而言）针对某一应用或某一客户的特殊要求设计的集成电路。批量小、单片功能强；降低设计开发费用。主要的ASIC设计方法：标准单元设计方法；积木块设计方法；门阵列设计方法；可编程逻辑器件设计方法；设计周期降低设计周期降低一种库单元设计方法概念：从标准单元库中调用事先经过精心设计的逻辑单元，并排列成行，行间留有可调整的布线通道，再按功能要求将各内部单元以及输入/输出单元连接起来，形成所需的专用集成电路。芯片布局：芯片中心是单元区，输入/输出单元和压焊块在芯片四周，基本单元具有等高不等宽的结构，布线通道区没有宽度的限制，利于实现优化布

33、线。标准单元库：标准单元库中的单元是采用人工优化设计的，力求达到最小的面积和最好的性能，完成设计规则检查和电学验证。Q单元库是描述电路单元在不同层级的属性的一组数据Q逻辑符号描述Q功能描述Q电路原理图描述Q拓扑版图描述Q掩膜版图描述 不同设计阶段调用不同描述举例：不同设计阶段调用不同描述不同设计阶段调用不同描述01标准单元库主要包括 非门、与非门、或非门、异或门、缓冲器、多路选择器(2选1、4选1等)、触发器、锁存器、加法器、移位寄存器等基本单元；乘法器、除法器、算术运算单元等；模拟单元模块：振荡器、比较器等；为了便于布局和布线，标准单元的版图都被设计成矩形状，版图的高度相近或相等，但宽度可以

34、不同。SC方法目前已经成为当今ASIC设计应用最广泛的设计方法：v SC方法可以100%充分利用硅片的面积，100%的利用I/O 焊盘（Pad）；v SC方法可以兼顾电路的性能，布局布线的自由度很大；v 由于Foundry（电路生产厂家）可以为其客户提供高质量的标准单元库，因此建库对于设计者来说已经不是一个很大的问题。布图特点：任意形状的单元（一般为矩形或“L”型）、任意位置、无布线通道BBL单元：较大规模的功能块（如ROM、RAM、ALU或模拟电路单元等），宏单元可以用SC或全定制方法设计BBL方法特点：较大的设计自由度，可以在版图和性能上得到最佳的优化布图算法发展中：单元位置不规则，通道不

35、规则，连线端口在单元四周。标准单元标准单元设计的功能块设计的功能块模拟电路模拟电路功能块功能块其其他他功功能能块，块，如如RAM、ROM等等概念：形状和尺寸完全相同的单元排列成阵列，每个单元内部含有若干器件，单元之间留有布线通道，通道宽度和位置固定，并预先完成接触孔和连线以外的芯片加工步骤，形成母片。门阵列母片只是晶体管集合，不具有电学属性。根据不同的应用，设计出不同的接触孔版和金属连线版，在单元内部连线实现各种门的功能，再通过单元间连线实现所需电路功能。VDDGNDpolysiliconmetalpossiblecontactIn1In2In3In4Out未使用的单元已经使用的单元门阵列单元

36、逻辑单元行布线通道门阵列母片I/O及压焊块门阵列方法的设计特点：门阵列方法的设计特点：设计周期短，设计设计周期短，设计成本低，适合设计适当规模、中等性能、要求成本低，适合设计适当规模、中等性能、要求设计时间短、数量相对较少的电路。设计时间短、数量相对较少的电路。不足：不足：设计灵活性较低；门利用率低，设计灵活性较低；门利用率低，对于较对于较小的门阵，利用率为小的门阵，利用率为80%-90%，对于大的门阵，利用，对于大的门阵，利用率约为率约为40%-60%；芯片面积浪费。；芯片面积浪费。门海设计技术：门海设计技术：门海阵列（门海阵列（Sea-of-Gate，简称为，简称为SOG）是为了克服门阵列

37、芯片面积利用率低的缺点而）是为了克服门阵列芯片面积利用率低的缺点而提出的一种阵列结构。为了充分利用芯片的面积，将门提出的一种阵列结构。为了充分利用芯片的面积，将门阵列中的布线通道去掉，用基本单元占据整个阵列分布阵列中的布线通道去掉，用基本单元占据整个阵列分布区。区。因此，又称为无通道门阵技术。因此，又称为无通道门阵技术。IO焊盘焊盘无专门无专门布线通布线通道的有道的有源区源区激光扫描阵列：特殊的门阵列设计方法 对于一个特殊结构的门阵列母片，片上晶体管和逻辑门之间都有电学连接，用专门的激光扫描光刻设备切断不需要连接处的连线，实现ASIC功能。只需一步刻铝工艺，加工周期短；采用激光扫描曝光，省去了

38、常规门阵列方法中的制版工艺。但制备时间较长。一般用于小批量(2002000块)ASIC的制造 概念：用户通过生产商提供的通用器件，自行进行现场编程和制造，得到所需的专用集成电路。编程方式：现场编程，采用熔断丝、电写入等方法对已制备好的PLD器件实现编程，不需要制作掩模板和进行微电子工艺，只需利用相应的开发工具就可完成设计，有些器件可多次擦除，易于系统和电路设计。特点：设计周期短，设计开发费用低。可编程逻辑器件分类 ROM、EPROM、EEPROM、PLA、PAL、GALv 可编程逻辑阵列（PLA，programmable logic array）：主要用于实现数字逻辑功能。根据布尔理论，任何组

39、合逻辑都可由“与”和“或”来实现。因此，设计出一种由输入变量构成的“与”矩阵，再将其输出馈入到“或”矩阵的结构，设计人员通过对“与”“或”矩阵进行编程处理，得到需要的逻辑功能。v 特点：对于逻辑功能的处理比较灵活，但在实现逻辑功能较简单的电路时比较浪费，相应的编程工具花费也大。可编程阵列逻辑(PAL，programmable array logic)：基于八个“或”矩阵输入端，采用可编程“与”矩阵、固定“或”矩阵的形式。结构简化、工艺简单、体积小、速度快；现场编程，一次编程(熔丝工艺)；通用阵列逻辑(GAL，generic array logic):基本结构与PAL相同。采用浮栅工艺电擦写，可

40、重复编程，不需要窗口式的封装提高可编程速度和器件速度 现场可编程门阵列(FPGA)：它利用计算机辅助设计，绘制出实现用户逻辑的电路图或编辑布尔方程，通过一系列编译程序，自动布局布线，模拟仿真等，对FPGA器件初始化，实现满足用户要求的专用集成电路。FPGA器件的内部结构为逻辑单元阵列（LCA，logic cell array）。不是与或结构，以可配置逻辑功能块（configurable logic block）排成阵列，功能块间为互连区，输入/输出功能块IOB。可编程的内部连线：特殊设计的通导晶体管和可编程的开关矩阵。CLB、IOB的配置及内连编程通过存储器单元阵列实现。集成度高，使用灵活，引

41、脚数多(可多达100多条)，可以实现更为复杂的逻辑功能。设计方法设计效率功能面积电路速度设计出错率可测性重新设计的可能性全定制符号法-标准单元-门阵列-PLAFPGA 最高（最大），最高（最大），高（大），高（大），-中等，中等，低（小），低（小），最低（最小）最低（最小）什么是集成电路测试？对制造出的电路进行功能和性能检测，检测并定位出电路的故障，用尽可能短的时间挑选出合格芯片。集成电路测试的特殊性 什么是可测性设计？在尽可能少地增加附加引线脚和附加电路，并使芯片性能损失最小的情况下，满足电路可控制性和可观察性的要求可控制：从输入端将芯片内部逻辑电路置于指定状态可观察：直接或间接地从外部观察内部电路的状态