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1、计算机组成原理课后练习题第一章 计算机系统概论1、从器件角度看，计算机经历了五代变化。但从系统结构看，至今绝大多数计算机仍属于（ ）计算机。A 并行 B 冯诺依曼 C 智能 D 串行2、 冯诺依曼机工作的基本方式的特点是（ ）。A 多指令流单数据流 B 按地址访问并顺序执行指令C 堆栈操作 D 存贮器按内容选择地址3、在下面描述的汇编语言基本概念中，正确的表述是（ ）。A 对程序员的训练要求来说，需要硬件知识B 汇编语言对机器的依赖性高C 用汇编语言编写程序的难度比高级语言小D 汇编语言编写的程序执行速度比高级语言慢4、计算机硬件能直接执行的语言有（ ）。A 符号语言B 机器语言C 机器语言与

2、汇编语言D 汇编语言5、下面说法不正确的是（ ）。A 任何可以由软件实现的操作也可以用硬件来实现B 直接面向高级语言的机器目前已经实现C 固件就功能而言类似于软件，而从形态上来说又类似于硬件D 在计算机系统的层次结构中，微程序属于硬件级，其他四级都是软件级6、 计算机系统的层次结构从下至上可分为五级，即微程序设计级或逻辑电路级、一般机器级、操作系统级、（ ）级、（ ）级。7、 取指周期中从内存读出的信息流称为（ ）流、执行周期中从内存读出的信息流称为（ ）流。计算机组成原理课后练习题第二章 运算器1、 某机字长32位，其中1位表示符号位。若用定点整数表示，则最小负整数为（ ）。A -(231-

3、1) B -(230-1) C -(231+1) D -(230+1)2、以下有关运算器的描述，（ ）是正确的。 A 只做加法运算 B 只做算术运算 C 算术运算与逻辑运算 D 只做逻辑运算3、在定点二进制运算器中，减法运算一般通过（ ）来实现。A 原码运算的二进制减法器B 补码运算的二进制减法器C 原码运算的十进制加法器D 补码运算的二进制加法器4、下列数中最小的数是（ ）。A （101001）2 B （52）8C （101001）BCDD （233）165、计算机系统中采用补码运算是为了（ ）。A 与手工运算方式保持一致 B 提高运算速度C 简化计算机的设计 D 提高运算的精度6、32位浮

4、点数格式中，符号位为1位，阶码为8位，尾数为23位，则它能表示的最大规格化正数为（ ）。A +(2-2-23)2 B +(-2-23)2C +(2-2-23)2 D 2-2-237、在机器数中， 的零的表示形式是唯一的。A 原码 B 补码 C 反码 D 原码和反码8、请从下面浮点运算器中的描述中选出两个描述正确的句子（ ）。 A 浮点运算器可用两个松散连接的定点运算部件阶码和尾数部件实现。 B 阶码部件可实现加，减，乘，除四种运算。 C 阶码部件只进行阶码相加，相减和比较操作。 D 尾数部件只进行乘法和除法运算。9、字符信息是符号数据，属于处理（ ）领域的问题，国际上采用的字符系统是七单位的（

5、 ）码。10、按IEEE754标准，一个32位浮点数由符号位S（1位）、阶码E（8位）、尾数M（23位）三个域组成。其中阶码E的值等于指数的真值（e ）加上一个固定的偏移值（127 ）。11、定点32位字长的字，采用2的补码形式表示时，一个字所能表示的整数范围是（ ）。12、IEEE754标准规定的64位浮点数格式中，符号位为1位，阶码为11位，尾数为52位，则它能表示的最大规格化正数为（ ）。13、浮点加、减法运算的步骤是（ ）、（ ）、（ ）、（ ）、（ ）。14、数的真值变成机器码可采用原码表示法，反码表示法，（ ）表示法，（ ）表示法。15、十进制数在计算机内有两种表示形式：（ ）形式

6、和（ ）形式。前者主要用在非数值计算的应用领域，后者用于直接完成十进制数的算术运算。16、一个定点数由符号位和数值域两部分组成。按小数点位置不同，定点数有（ ）和（ ）两种表示方法。17、直接使用西文键盘输入汉字，进行处理，并显示打印汉字，要解决汉字的（ ）、（ ）和（ ）三种不同用途的编码。18、设x=-15，y=+13，数据用补码表示，用带求补器的阵列乘法器求出乘积xy，并用十进制数乘法进行验证。19、已知x=-0.01111，y=+0.11001,求： x补，-x补，y补，-y补； x+y,x-y,判断加减运算是否溢出。20、有两个浮点数N1=2j1S1,N2=2j2S2，其中阶码用4位

7、移码、尾数用8位原码表示（含1位符号位）。设j1=(11)2,S1=(+0.0110011)2,j2=(-10)2,S2=(+0.1101101)2，求N1+N2，写出运算步骤及结果。计算机组成原理课后练习题第三章+第七章 存储系统1、 EEPROM是指（ ）。A 读写存储器 B 只读存储器 C 闪速存储器 D 电擦除可编程只读存储器2、常用的虚拟存储系统由（ ）两级存储器组成，其中辅存是大容量的磁表面存储器。 A cache-主存 B 主存-辅存 C cache-辅存 D 通用寄存器-cache3、某计算机字长32位，其存储容量为256MB，若按单字编址，它的寻址范围是（ ）。 A 064M

8、B B 032MB C 032M D 064M4、主存贮器和CPU之间增加cache的目的是（ ）。A 解决CPU和主存之间的速度匹配问题B 扩大主存贮器容量C 扩大CPU中通用寄存器的数量D 既扩大主存贮器容量，又扩大CPU中通用寄存器的数量5、虚拟存储技术主要解决存储器的（ ）问题。 A 速度 B 扩大存储容量 C 成本 D 前三者兼顾6、某DRAM芯片，其存储容量为512K8位，该芯片的地址线和数据线的数目是（ ）。 A 8，512 B 512，8 C 18，8 D 19，87、交叉存储器实质上是一种多模块存储器，它用（ ）方式执行多个独立的读写操作。A 流水 B 资源重复 C 顺序 D

9、 资源共享8、假设某计算机的存储系统由cache和主存组成，某程序执行过程中访存2000次，其中访问cache缺失（未命中）100次，则cache的命中率为（ ）。 A 5%B 95% C 50% D 9.5%9、某机字长32位，存储容量1MB，若按字编址，它的寻址范围是（ ）。 A 01M B 0512KB C 056K D 0256KB10、直接映射cache的主要优点是实现简单。这种方式的主要缺点是（ ）。A 它比其他cache映射方式价格更贵 B 如果使用中的2个或多个块映射到cache同一行，命中率则下降C 它的存取时间大于其它cache映射方式 D cache中的块数随着主存容量增

10、大而线性增加 11、某计算机的cache共有16行，采用2路组相联映射方式（即每组2行）。每个主存块大小为32字节，按字节编址。主存135号单元所在主存块应装入到的cache组号是（ ） A 2 B 0 C 4 D 612、某SRAM芯片，其容量为1M8位，除电源和接地端外，控制端有E和R/W#，该芯片的管脚引出线数目是（ ）。 A 20 B 28 C 30 D 3213、双端口存储器所以能进行高速读/写操作，是因为采用（ ）。A 高速芯片 B 新型器件 C 流水技术 D 两套相互独立的读写电路14、下面陈述中，不属于虚存机制要解决的问题项是（ ）。A 调度问题 B 地址映射问题C 替换与更新

11、问题 D 扩大物理主存的存储容量和字长15、下面因素中，与cache的命中率无关的是（ ）。A 主存的存取时间 B 块的大小C cache的组织方式 D cache的容量16、双端口存储器和多模块交叉存储器属于并行存储器结构，其中前者采用（ ）并行技术，后者采用（ ）并行技术。17、广泛使用的（ ）和（ ）都是半导体随机读写存储器。前者的速度比后者快，但集成度不如后者高。18、反映主存速度指标的三个术语是存取时间、（ ）和（ ）。19、某计算机字长32位，其存储容量为64MB，若按字编址，它的存储系统的地址线至少需要（ ）条。20、一个组相联映射的Cache，有128块，每组4块，主存共有16

12、384块，每块64个字，则主存地址共（ ）位，其中主存字块标记应为（ ）位，组地址应为（ ）位，Cache地址共（ ）位。21、对存储器的要求是容量大、速度快、成本低，为了解决这三方面的矛盾，计算机采用多级存储体系结构，即（ ）、（ ）、（ ）。22、高级的DRAM芯片增强了基本DRAM的功能，存取周期缩短至20ns以下。举出三种高级DRAM芯片，它们是（ ）、（ ）、（ ）。23、主存储器的技术指标有（ ），（ ），（ ），（ ）。24、存储系统中加入chche存储器的目的是什么？有哪些地址映射方式，各自的特点是什么？25、简述磁表面存储器的读/写原理。26、比较cache与虚存的相同点和不

13、同点。27、设存储器容量为64M字，字长为64位，模块数m=8，分别用顺序和交叉方式进行组织。存储周期T=100ns，数据总线宽度为64位，总线传送周期t=50ns。 求：顺序存储器和交叉存储器的带宽各是多少？28、CPU执行一段程序时，cache完成存取的次数为2420次，主存完成的次数为80次，已知cache存储周期为40ns，主存存储周期为200ns，求cache/主存系统的效率和平均访问时间。29、某计算机的存储系统由cache、主存和磁盘构成。cache的访问时间为15ns；如果被访问的单元在主存中但不在cache中，需要用60ns的时间将其装入cache，然后再进行访问；如果被访问

14、的单元不在主存中，则需要10ms的时间将其从磁盘中读入主存，然后再装入cache中并开始访问。若cache的命中率为90%，主存的命中率为60%，求该系统中访问一个字的平均时间。30、某计算机系统的内存储器又cache和主存构成，cache的存储周期为30ns，主存的存取周期为150ns。已知在一段给定的时间内，CPU共访问内存5000次，其中400次访问主存。问： cache的命中率是多少？ CPU访问内存的平均时间是多少纳秒？ cache-主存系统的效率是多少？31、已知cache存储周期40ns，主存存储周期200ns，cache/主存系统平均访问时间为50ns，求cache的命中率是多

15、少？32、用定量分析方法证明多模块交叉存储器带宽大于顺序存储器带宽。33、用512K16位的Flash存储器芯片组成一个2M32的半导体只读存储器，试问：（1） 数据寄存器多少位。（2） 指令寄存器多少位。（3） 共需要多少个这样的存储器件。（4） 画出此存储器的组成框图。34、有一个具有22位地址和32位字长的存储器，问：（1） 该存储器能存储多少字节的信息？（2） 如果存储器由512K16位的SRAM芯片组成，需要多少片？（3） 需要多少位地址作芯片选择？35、一盘组共11片，记录面为20面，每面上外道直径为14英寸，内道直径为10英寸，分203道。数据传输率为983040字节/秒，磁盘组

16、转速为3600转/分。假定每个记录面记录1024字节，且系统可挂多达16台这样的磁盘，请设计适当的磁盘格式地址，并计算总存储容量。36、磁盘组有6片磁盘，每片有两个记录面，最上和最下两个面不用。存储区域内径22cm，外径33cm，道密度为40道/cm，内层位密度400位/cm，转速6000转/分。问：（1） 共有多少柱面？（2） 磁盘总存储容量为多少？（3） 数据传送率是多少？（4） 采用定长数据块记录格式直接寻址的最小单位是什么？寻址命令中如何表示磁盘地址？（5） 如果某文件长度超过了一个磁道的容量，应将它记录在同一个存储面上，还是记录在同一个柱面上？计算机组成原理课后练习题第四章 指令系统

17、1、单地址指令中为了完成两个数的算术运算，除地址码指明的一个操作数外，另一个常需采用（ ）。A 堆栈寻址方式 B 立即寻址方式 C 隐含寻址方式 D 间接寻址方式2、寄存器间接寻址方式中，操作数在（ ）。 A 通用寄存器 B 主存单元 C 程序计数器 D 堆栈3、用于对某个寄存器中操作数的寻址方式为（ ）。A 直接 B 间接C 寄存器 D 寄存器间接4、程序控制类的指令功能是（ ）。A 进行算术运算和逻辑运算B 进行主存与CPU之间的数据传送C 进行CPU和I/O设备之间的数据传送D 改变程序执行的顺序5、下面说法中，不符合RISC指令系统特点的是（ ）。A 指令长度固定，指令种类少B 寻址方

18、式种类尽量减少，指令功能尽可能强C 增加寄存器数据，以尽量减少访存次数D 选取使用频率最高的一些简单指令，以及很有用但不复杂的指令。6、形成指令地址的方法称为指令寻址，通常是（ ）寻址，遇到转移指令时（ ）寻址。7、一个较完善的指令系统，应当有（ ）、（ ）、（ ）、（ ）四大类指令。8、机器指令对四种类型的数据进行操作。这四种数据类型包括（ ）型数据、（ ）型数据、（ ）型数据、（ ）型数据。9、某机的指令格式如下所示 X为寻址特征位：X=00：直接寻址；X=01：用变址寄存器RX1寻址；X=10：用变址寄存器RX2寻址；X=11：相对寻址 设(PC)=1234H,(RX1)=0037H,(

19、RX2)=1122H（H代表十六进制数），请确定下列指令中的有效地址： 4420H 2244H 1322H 3521H10、一种二进制RS型32位的指令结构如下： 其中OP为操作码字段，X为寻址模式字段，D为偏移量字段，其寻址模式定义为有效地址E算法及说明列表如下：请写出6种寻址方式的名称。计算机组成原理课后练习题第五章 Cpu1、RISC访内指令中，操作数的物理位置一般安排在（ ）。A 栈顶和次栈顶 B 两个主存单元C 一个主存单元和一个通用寄存器 D 两个通用寄存器2、当前的CPU由（ ）组成。A 控制器 B 控制器、运算器、cacheC 运算器、主存 D 控制器、ALU、主存3、流水CP

20、U是由一系列叫做“段”的处理部件组成。和具备m个并行部件的CPU相比，一个m段流水CPU的吞吐能力是（ ）。A 具备同等水平 B 不具备同等水平C 小于前者 D 大于前者4、同步控制是（ ）。A 只适用于CPU控制的方式B 只适用于外围设备控制的方式C 由统一时序信号控制的方式D 所有指令执行时间都相同的方式5、下列部件中不属于控制器的部件是（ ）。A 状态条件寄存器 B 指令寄存器C 程序计数器 D 操作控制器6、流水线中造成控制相关的原因是执行（ ）指令而引起。 A 条件转移 B 访内 C 算逻 D 无条件转移7、指令周期是指（ ）。A CPU从主存取出一条指令的时间B CPU执行一条指令

21、的时间C CPU从主存取出一条指令加上执行一条指令的时间 D 时钟周期时间8、运算器的核心功能部件是（ ）。A 数据总线 B ALU C 状态条件寄存器 D 通用寄存器9、为确定下一条微指令的地址，通常采用断定方式，其基本思想是（ ）。 A 用程序计数器PC来产生后继微指令地址 B 用微程序计数器PC来产生后继微指令地址 C 通过微指令顺序控制字段由设计者指定或由设计者指定的判别字段控制产生后继微指令地址 D 通过指令中指定一个专门字段来控制产生后继微指令地址10、微程序控制器中，机器指令与微指令的关系是（ ）。 A 每一条机器指令由一条微指令来执行 B 每一条机器指令由一段用微指令编成的微程

22、序来解释执行 C 一段机器指令组成的程序可由一条微指令来执行 D 一条微指令由若干条机器指令组成11、CPU中跟踪指令后继地址的寄存器是（ ）。 A 地址寄存器 B 程序计数器 C 指令寄存器 D 通用寄存器12、某寄存器中的数值为指令码，只有CPU的（ ）才能识别它。 A 指令译码器 B 判断程序 C 微指令 D 时序信号13、下列表述中，微指令结构设计不追求的是（ ）。 A 提高微程序的执行速度 B 提高微程序设计的灵活性 C 缩短微指令的长度 D 增大控制存储器的容量14、CPU从内存取出一条指令并执行该指令的时间称为（ ），它常用若干个（ ）来表示。15、CPU中保存当前正在执行的指令

23、的寄存器是（ ），指示下一条指令地址的寄存器是（ ），保存算术逻辑运算结果的寄存器是（ ）和（ ）。16、CPU中有哪几类主要寄存器，用一句话回答其功能。17、指令和数据都用二进制代码存放在内存中，从时空观角度回答CPU如何区分读出的代码是指令还是数据。18、指令流水线有取指（IF）、译码（ID）、执行（EX）、写回寄存器堆（WB）四个过程段，共有12条指令连续输入此流水线。要求： 画出流水处理的时空图，假设时钟周期100ns。 求流水线的实际吞吐率（单位时间里执行完毕的指令数）。 求流水CPU的加速比。19、判断以下三组指令中各存在哪种类型的数据相关？ I1 LDA R1,A ;M(A)R1

24、,M(A)是存储器单元 I2 ADD R2,R1 ;(R2)+(R1)R2 I3 ADD R3,R4 ;(R3)+(R4)R3 I4 MUL R4,R5 ;(R4)(R5)R4 I5 LDA R6,B ;M(B)R6,M(B)是存储器单元 I6 MUL R6,R7 ;(R6)(R7)R620、某计算机有下图所示的功能部件，其中M为主存，指令和数据均存放在其中，MDR为主存数据寄存器，MAR为主存地址寄存器，R0R3为通用寄存器，IR为指令寄存器，PC为程序计数器（具有自动加1功能），C、D为暂存寄存器，ALU为算术逻辑单元，移位器可左移、右移、直通传送。 将所有功能部件连接起来，组成完整的数据

25、通路，并用单向或双向箭头表示信息传送方向。 画出“ADD R1，（R2）”指令周期流程图。该指令的含义是将R1中的数与（R2）指示的主存单元中的数相加，相加的结果直通传送至R1中。 若另外增加一个指令存贮器，修改数据通路，画出的指令周期流程图。21、某机器单字长指令为32位，共有40条指令，通用寄存器有128个，主存最大寻址空间为64M。寻址方式有立即寻址、直接寻址、寄存器寻址、寄存器间接寻址、基值寻址、相对寻址六种。请设计指令格式，并做必要说明。22、如果一条指令的执行过程分为取指令、指令译码、指令执行三个子过程，每个子过程时间都为100ns。 请分别画出指令顺序执行和流水执行方式的时空图。

26、 计算两种情况下执行n=1000条指令所需的时间。 流水方式比顺序方式执行指令的速度提高了几倍？23、CPU的数据通路如图1所示。运算器中R0R3为通用寄存器，DR为数据缓冲寄存器，PSW为状态字寄存器。D-cache为数据存储器，I-cache为指令存储器，PC为程序计数器（具有加1功能），IR为指令寄存器。单线箭头信号均为微操作控制信号（电位或脉冲），如LR0表示读出R0寄存器，SR0表示写入R0寄存器。机器指令“LDA(R3),R0”实现的功能是：以（R3）的内容为数存单元地址，读出数存该单元中数据至通用寄存器R0中。请画出该取数指令周期流程图，并在CPU周期框外写出所需的微操作控制信号

27、。（一个CPU周期有T1T4四个时钟信号，寄存器打入信号必须注明时钟序号）24、CPU的数据通路也如上图1所示。运算器中R0R3为通用寄存器，DR为数据缓冲寄存器，PSW为状态字寄存器。D-cache为数据存储器，I-cache为指令存储器，PC为程序计数器（具有加1功能），IR为指令寄存器。单线箭头信号均为微操作控制信号（电位或脉冲），如LR0表示读出R0寄存器，SR0表示写入R0寄存器。 机器指令“STO R1,(R2)”实现的功能是：将寄存器R1中的数据写入到以（R2）为地址的数存单元中。请画出该存数指令周期流程图，并在CPU周期框外写出所需的微操作控制信号。（一个CPU周期含T1T4四

28、个时钟信号，寄存器打入信号必须注明时钟序号）25、CPU的数据通路如上图1所示。运算器中R0R3为通用寄存器，DR为数据缓冲寄存器，PSW为状态字寄存器。D-cache为数据存储器，I-cache为指令存储器，PC为程序计数器（具有加1功能），IR为指令寄存器。单线箭头信号均为微操作控制信号（电位或脉冲），如LR0表示读出R0寄存器，SR0表示写入R0寄存器。 机器指令“JMP （R3）”实现的功能是：将寄存器（R3）的内容2008送到程序计数器PC，下一条指令将从指存2008号单元读出执行。JMP是无条件转移指令。画出JMP指令周期流程图，并在CPU周期外标出所需的微操作控制信号。（一个CP

29、U周期含T1T4四个时钟信号，打入寄存器信号必须注明时钟序号）26、图2所示为双总线结构机器的数据通路，IR为指令寄存器，PC为程序计数器（具有自增功能），M为主存（受R/W#信号控制），AR为地址寄存器，DR为数据缓冲寄存器，ALU由加、减控制信号决定完成何种操作，控制信号G控制的是一个门电路。另外，线上标注有小圈表示有控制信号，例中yi表示y寄存器的输入控制信号，R1o为寄存器R1的输出控制信号，未标字符的线为直通线，不受控制。 “ADDR2,R0”指令完成(R0)+(R2)R0的功能操作，画出其指令周期流程图，假设该指令的地址已放入PC中。并在流程图每一个CPU周期右边列出相应的微操作控

30、制信号序列。 若将（取指周期）缩短为一个CPU周期，请先画出修改数据通路，然后画出指令周期流程图。27、上图2所示为双总线结构的机器，IR为指令寄存器，PC为程序计数器（具有加1功能），M为主存（受R/W#读写信号控制），AR为主存地址寄存器，DR为数据缓冲寄存器，ALU内+-控制信号决定完成何种操作信号，控制信号G控制的一个门电路。所有箭头线上的小圈表示控制信号的输入/输出点。例如R1i表示寄存器R1的输入，R1O表示寄存器R1的输出。未标信号的线表示直通，不受控制。 “ADD R2,R0”指令完成(R0)+(R2)R0的功能操作。画出指令周期流程图。 若将主存M分成数存和指存两个存储器，通

31、用寄存器R0R3的输出直接连到x或y暂存器。请修改数据通路，画出“ADD R2，R0”指令的指令周期流程图。 执行同一个ADD指令，第种情况下机器速度提高多少倍？计算机组成原理课后练习题第六章 总线系统1、在集中式总线仲裁中，（ ）方式响应时间最快。 A 独立请求 B 计数器定时查询 C 菊花链2、从信息流的传输速度来看，（ ）系统工作效率最低。 A 单总线 B 双总线 C 三总线 D 多总线3、在集中式总线仲裁中，（ ）方式对电路故障最敏感。 A 菊花链 B 独立请求 C 计数器定时查询4、数据总线的宽度由总线的（ ）定义。 A 物理特性 B 功能特性 C 电气特性 D 时间特性5、一个适配

32、器必须有两个接口：一是和系统总线的接口，CPU和适配器的数据交换采用（ ）方式；二是和外设的接口，适配器和外设的数据交换是（ ）方式。 A 并行 B 串行 C 并行或串行 D 分时传送6、下列各项中，（ ）是同步传输的特点。 A 需要应答信号 B 各部件的存取时间比较接近 C 总线长度较长 D 总线周期长度可变7、衡量总线性能的重要指标是（ ），它定义为总线本身所能达到的最高传输速率，单位是（ ）。8、在计算机系统中，多个系统部件之间信息传送的公共通路称为（ ）。就其所传送信息的性质而言，在公共通路上传送的信息包括（ ）、（ ）、（ ）。计算机组成原理课后练习题第八章 输入输出系统1、单级中断

33、系统中，CPU一旦响应中断，立即关闭（ ）标志，以防止本次中断服务结束前同级的其他中断源产生另一次中断进行干扰。 A 中断允许 B 中断请求 C 中断屏蔽 D DMA请求2、为了便于实现多级中断，保存现场信息最有效的办法是采用（ ）。 A 通用寄存器 B 堆栈 C 存储器 D 外存3、中断处理过程中，（ ）项是由硬件完成。A 关中断 B 开中断 C 保存CPU现场 D 恢复CPU现场4、发生中断请求的条件是（ ）。A 一条指令执行结束 B 一次I/O操作结束C 机器内部发生故障 D 一次DMA操作结束5、中断向量地址是（ ）。A 子程序入口地址B 中断服务程序入口地址C 中断服务程序入口地址指示器 D 例行程序入口地址6、参见图1，这是一个二维中断系统，请问： 在中断情况下，CPU和设备的优先级如何考虑？请按降序排列各设备的中断优先级。 若CPU现执行设备C的中断服务程序，IM2，IM1，IM0的状态是什么？如果CPU执行设备H的中断服务程序，IM2，IM1，IM0的状态又是什么？ 每一级的IM能否对某个优先级的个别设备单独进行屏蔽？如果不能，采取什么方法可达到目的？ 若设备C一提出中断请求，CPU立即进行响应，如何调整才能满足此要求？