《电子技术与数字电路》课件第7章 组合逻辑电路.ppt

1、第第7 7章章 组合组合逻辑电路本章主要内容本章主要内容（1）组合逻辑电路的基本概念组合逻辑电路的基本概念（2）逻辑函数的卡诺图化简法）逻辑函数的卡诺图化简法（3）组合逻辑电路的分析）组合逻辑电路的分析（4）组合逻辑电路的设计）组合逻辑电路的设计 (5)几种常用的组合逻辑电路几种常用的组合逻辑电路7.1 几个基本概念几个基本概念n数字逻辑电路可以分为两种类型：一类是数字逻辑电路可以分为两种类型：一类是组合逻辑电路组合逻辑电路（Combinational Logic Circuit），另一类是），另一类是时序逻辑电时序逻辑电路路（Sequential Logic Circuit）。）。n一个逻辑

2、电路，如果它在任何时刻的输出仅仅是该时刻输一个逻辑电路，如果它在任何时刻的输出仅仅是该时刻输入状态的函数，而与先前的输入状态无关，这样的逻辑电入状态的函数，而与先前的输入状态无关，这样的逻辑电路称为路称为组合逻辑电路组合逻辑电路。7.5.1“积之和积之和”与与“和之积和之积”n逻辑函数的逻辑函数的“与或与或”表达式表达式的形式，称为逻辑函数的的形式，称为逻辑函数的“积积之和之和”（Sum of Product）形式，也称）形式，也称SP型型。例如：。例如：f（x1，x2，x3）=x1x2+x1x3+x1x2*x3 f（A,B,C,D）=ABC+BC*D+CD+A*CD*它们是它们是“积之和积之

3、和”形式的逻辑函数表达式。形式的逻辑函数表达式。n逻辑函数的逻辑函数的“或与或与”表达式表达式的形式，称为逻辑函数的的形式，称为逻辑函数的“和和之积之积”（Product of Sum）形式，也称）形式，也称PS型型。例如：。例如：F(u,v,w)=(u+v)(u*+w)(u+v*+w)F(A,B,C,D)=(A+B+C)(B*+C+D*)(A+D*)它们是它们是“和之积和之积”形式的逻辑函数表达式。形式的逻辑函数表达式。n利用逻辑代数的基本公式，可以将任何一个逻辑函数化为利用逻辑代数的基本公式，可以将任何一个逻辑函数化为“积之和积之和”或或“和之积和之积”的形式的形式。7.5.2 最小项和最

4、大项最小项和最大项1最小项最小项n设有设有n个变量，个变量，p为一个含有为一个含有n个因子的乘积项个因子的乘积项，如果在，如果在p中每个变量都以原变量或反变量的形式作为一个因子出现中每个变量都以原变量或反变量的形式作为一个因子出现且仅出现一次，则称且仅出现一次，则称p为为n个变量的一个最小项。个变量的一个最小项。n例如例如:对于三个逻辑变量对于三个逻辑变量A、B、C来说，有来说，有A*B*C*，A*B*C，A*BC*，A*BC，AB*C*，AB*C，ABC*，ABC八个最小项。八个最小项。n一地说，对于一地说，对于n个变量，共有个变量，共有2n个最小项。个最小项。n为了简化最小项的书写，也可以

5、用为了简化最小项的书写，也可以用mi表示最小项，并按下表示最小项，并按下述规则确定述规则确定i的值：的值：n当乘积项中的变量按序（当乘积项中的变量按序（A，B，C，D，）排好以后，）排好以后，如果变量以原变量形式出现时记作如果变量以原变量形式出现时记作1，以反变量形式出现时，以反变量形式出现时记作记作0，并把这，并把这1和和0序列构成的二进制数化成相应的十进制序列构成的二进制数化成相应的十进制数，那么这个十进制数就是数，那么这个十进制数就是i的值。的值。n例如，与最小项例如，与最小项A*B*C*对应的二进制数码为对应的二进制数码为“000”，所以，所以记记A*B*C*=m0；与最小项；与最小项

6、AB*C对应的二进制数码为对应的二进制数码为“101”，所以记，所以记AB*C=m5等。等。2最小项的性质最小项的性质（1）对于任意一个最小项，只有一组变量的取值使得它的值）对于任意一个最小项，只有一组变量的取值使得它的值为为1，而在变量取其他各组值时，该最小项的值都为，而在变量取其他各组值时，该最小项的值都为0；不；不同的最小项，使得它的值为同的最小项，使得它的值为1的那一组变量的取值也不相同。的那一组变量的取值也不相同。（2）n个变量的全体最小项共有个变量的全体最小项共有2n个，而且它们的和为个，而且它们的和为1。因为对于变量的任意一组取值都有一个最小项的值为因为对于变量的任意一组取值都有

7、一个最小项的值为1，所以所以，全体最小项之和恒为，全体最小项之和恒为1。（3）设设mi和和mj是是n个变量的两个最小项，若个变量的两个最小项，若ij，则，则mimj=0。即即n个变量的任意两个不同的最小项之积恒为个变量的任意两个不同的最小项之积恒为0。这是因为对于变量的任意一组取值，这是因为对于变量的任意一组取值，mi和和mj不可能同时不可能同时为为1，因此，因此mimj恒为恒为0。3最大项最大项n与最小项相对应，还有最大项，定义如下：与最小项相对应，还有最大项，定义如下：n设有设有n个变量，个变量，p为一个具有为一个具有n项的和项的和，如果在，如果在p中每一个中每一个变量都以原变量或者反变量

8、的形式作为一项出现且仅出现变量都以原变量或者反变量的形式作为一项出现且仅出现一次，则称一次，则称p为为n个变量的一个最大项。个变量的一个最大项。n同样，对于同样，对于n个变量来说，最大项共有个变量来说，最大项共有2n个。个。n例如，两个变量的四个最大项为：例如，两个变量的四个最大项为：A*+B*，A*+B，A+B*，A+B。7.5.3 最小项表达式和最大项表达式最小项表达式和最大项表达式n一个逻辑函数的一个逻辑函数的SP型或型或PS型并不是唯一的，这仍给人们型并不是唯一的，这仍给人们研究逻辑函数问题带来一些不便，但由最小项所构成的研究逻辑函数问题带来一些不便，但由最小项所构成的“与或与或”表达

9、式和由最大项所构成的表达式和由最大项所构成的“或与或与”表达式却是表达式却是唯一的。唯一的。n由最小项之和所构成的逻辑表达式，称为逻辑函数的最小由最小项之和所构成的逻辑表达式，称为逻辑函数的最小项表达式，也叫逻辑函数的项表达式，也叫逻辑函数的规范规范“积积-和和”式式，或叫逻辑，或叫逻辑函数的函数的第一范式第一范式。例如：。例如：F（A,B,C）=A*BC+AB*C+ABC 就是逻辑函数就是逻辑函数F的最小项表达式或第一范式。为了简化可的最小项表达式或第一范式。为了简化可写成：写成：F（A,B,C）=m3+m5+m7=m（3,5,7）n由最大项之积所构成的逻辑表达式，称为逻辑函数的由最大项之积

10、所构成的逻辑表达式，称为逻辑函数的最大最大项表达式，项表达式，也也称称逻辑函数的逻辑函数的第二范式第二范式。例如：。例如：F（A,B,C）=(A+B+C)(A+B+C*)(A*+B+C)就是逻辑函数就是逻辑函数F的最大项表达式或第二范式。的最大项表达式或第二范式。定理定理 n n个变量的任何一个逻辑函数，都可以展开成一组最小个变量的任何一个逻辑函数，都可以展开成一组最小项的和或最大项的积，并且这种展开是唯一的。项的和或最大项的积，并且这种展开是唯一的。n这是一个很重要的定理，它的另一种叙述方法是：这是一个很重要的定理，它的另一种叙述方法是：n n个变量的任何一个逻辑函数，都可以展开成第一范式或

11、个变量的任何一个逻辑函数，都可以展开成第一范式或第二范式，并且这种展开是唯一的。第二范式，并且这种展开是唯一的。所以也称它为所以也称它为范式定理范式定理。n该定理之所以重要，是因为由该定理之所以重要，是因为由“最小项的和最小项的和”或或“最大项最大项的积的积”所组成的逻辑函数表达式是唯一的，这给研究和使所组成的逻辑函数表达式是唯一的，这给研究和使用逻辑函数带来极大的方便。用逻辑函数带来极大的方便。n特别是第一范式，这实际上告诉我们，可以把最小项看作特别是第一范式，这实际上告诉我们，可以把最小项看作构成逻辑函数的基本元素。也就是可以把任何一个逻辑函构成逻辑函数的基本元素。也就是可以把任何一个逻辑

12、函数，看做由若干最小项所构成。数，看做由若干最小项所构成。n对第二范式的研究，由于逻辑函数的对偶性，完全可以由对第二范式的研究，由于逻辑函数的对偶性，完全可以由对第一范式的研究推出。对第一范式的研究推出。n下面下面给出由给定的逻辑函数写出它的范式的方法。给出由给定的逻辑函数写出它的范式的方法。（1）真值表法：）真值表法：对给定的逻辑函数，列出它的真值表，然对给定的逻辑函数，列出它的真值表，然后由真值表写出范式。后由真值表写出范式。n第一范式：第一范式：在真值表中，找出函数在真值表中，找出函数F的值为的值为1的所有行，的所有行，对每一行变量的取值组合，如果变量取值为对每一行变量的取值组合，如果变

13、量取值为1，则写出相，则写出相应的原变量；如果变量取值为应的原变量；如果变量取值为0，则写出相应的反变量。，则写出相应的反变量。n然后写出该行变量取值所对应的变量之积，就得到该函然后写出该行变量取值所对应的变量之积，就得到该函数的一个最小项，再把所有这样的最小项相加，就是该数的一个最小项，再把所有这样的最小项相加，就是该函数的第一范式，即该函数的最小项表达式。函数的第一范式，即该函数的最小项表达式。n第二范式：第二范式：在真值表中，找出函数在真值表中，找出函数F的值为的值为0的所有行，的所有行，对每一行变量的取值组合，如果变量取值为对每一行变量的取值组合，如果变量取值为1，则写出相，则写出相应

14、的反变量；如果变量取值为应的反变量；如果变量取值为0，则写出相应的原变量。，则写出相应的原变量。n然后写出该行变量取值所对应的变量之和，就得到该函数然后写出该行变量取值所对应的变量之和，就得到该函数的一个最大项，再把所有这样的最大项相乘，就是该函数的一个最大项，再把所有这样的最大项相乘，就是该函数的第二范式，即该函数的最大项表达式。的第二范式，即该函数的最大项表达式。（2）公式法）公式法 （详见教材（详见教材P175）7.2 逻辑函数的卡诺图化简法逻辑函数的卡诺图化简法7.2.1卡诺图卡诺图n卡诺图是用几何图形形象化地表示逻辑函数的真值表，即卡诺图是用几何图形形象化地表示逻辑函数的真值表，即卡

15、诺图和真值表二者有一一对应的关系，每个最小项在真卡诺图和真值表二者有一一对应的关系，每个最小项在真值表上占一行，而在卡诺图上占一个小格。值表上占一行，而在卡诺图上占一个小格。n图图7.1和图和图7.2表示了两种形式的卡诺图。对于多于六个变表示了两种形式的卡诺图。对于多于六个变量的卡诺图，因为它缺乏几何直观性，从而也就失去了实量的卡诺图，因为它缺乏几何直观性，从而也就失去了实际使用意义。际使用意义。图图7.1 二到五变量卡诺图二到五变量卡诺图 图图7.2 二到五变量卡诺图的另一种形式二到五变量卡诺图的另一种形式n从图从图7.2所示的卡诺图可以看到，每个变量及其反变量各占所示的卡诺图可以看到，每个

16、变量及其反变量各占卡诺图区域的一半，每一个编号的小格都是所有变量（原卡诺图区域的一半，每一个编号的小格都是所有变量（原变量或反变量）的变量或反变量）的“与与”（交）。（交）。n例如对于四变量的卡诺图，编号为例如对于四变量的卡诺图，编号为13的小格是变量的小格是变量A、B、C*、D的的“与与”（交），即（交），即m13=ABC*D。如果这个小格内。如果这个小格内被 记 为被 记 为 1，则 表 示 相 应 的 最 小 项 被 赋 值 为，则 表 示 相 应 的 最 小 项 被 赋 值 为 1，即，即m13=ABC*D=1。n卡诺图与一个逻辑函数的真值表完全等价，卡诺图与一个逻辑函数的真值表完全等

17、价，并且等价于一并且等价于一个规范的个规范的“积积-和和”表达式表达式逻辑函数的最小项表达式。逻辑函数的最小项表达式。n所以称卡诺图为逻辑函数的最小项图示或最小项方块图。所以称卡诺图为逻辑函数的最小项图示或最小项方块图。例例7.3 一个三变量逻辑函数的卡诺图、真值表和最小项表达一个三变量逻辑函数的卡诺图、真值表和最小项表达式示于图式示于图7.3，从中可以看出三者之间的对应关系。，从中可以看出三者之间的对应关系。图图7.3 卡诺图、真值表、最小项表达式的比较卡诺图、真值表、最小项表达式的比较n图图7.3（a）、（）、（b）、（）、（c）三者的逻辑意义完全相同，只）三者的逻辑意义完全相同，只是表示

18、形式不同。是表示形式不同。n其中其中（a）为几何图形，）为几何图形，（b）为数字表格，）为数字表格，（c）为数学）为数学表达式表达式。n依据它们各自的特点而分别在不同的场合得到应用。但基依据它们各自的特点而分别在不同的场合得到应用。但基于人们阅读图形优于阅读表格及数学表达式的特点，而以于人们阅读图形优于阅读表格及数学表达式的特点，而以卡诺图的表示方式最具有几何直观性卡诺图的表示方式最具有几何直观性。n卡诺图的表示方式在逻辑函数的化简中得到广泛应用。卡诺图的表示方式在逻辑函数的化简中得到广泛应用。7.2.2 卡诺图的编号卡诺图的编号n卡诺图的小方格编号原则为：卡诺图的小方格编号原则为：任意一个小

19、方格的编号（以二进制表示）与其相邻小方格任意一个小方格的编号（以二进制表示）与其相邻小方格的编号相比仅有一位不同。的编号相比仅有一位不同。n由于每个小方格的编号用由于每个小方格的编号用n位二进制数表示，而使一个位二进制数表示，而使一个n位位的二进制数只有一位改变（的二进制数只有一位改变（1变变0，或，或0变变1），恰好可找出），恰好可找出n个二进制数，这些二进制数就是这个格的相邻格的编号。个二进制数，这些二进制数就是这个格的相邻格的编号。n卡诺图中某小方格的相邻格的个数等于它的二进制编号的卡诺图中某小方格的相邻格的个数等于它的二进制编号的位数或相应最小项的逻辑变量个数。位数或相应最小项的逻辑变

20、量个数。n对于五变量的卡诺图，如图对于五变量的卡诺图，如图7.1（d），共），共32个小方格分为个小方格分为左右两个矩形来表示，每个小方格仍有五个相邻小方格，左右两个矩形来表示，每个小方格仍有五个相邻小方格，其中四个可在这个小方格所在的矩形内找到，第五个可在其中四个可在这个小方格所在的矩形内找到，第五个可在另一个矩形的另一个矩形的对应位置对应位置上找到，如上找到，如m11除与左边矩形内的除与左边矩形内的m9、m10、m15、m3相邻之外，还与右边矩形内的相邻之外，还与右边矩形内的m27相邻。相邻。n所谓对应位置，所谓对应位置，可这样理解：把一个矩形重叠到另一个矩可这样理解：把一个矩形重叠到另一

21、个矩形之上，透视地看，上边矩形的一个小方格就和下边矩形形之上，透视地看，上边矩形的一个小方格就和下边矩形的一个小方格相对应。的一个小方格相对应。n在使用五变量卡诺图时，往往有人误把在使用五变量卡诺图时，往往有人误把m8与与m16（或（或m9与与m17等）认为是相邻格，其实只要比较一下它们对应的二等）认为是相邻格，其实只要比较一下它们对应的二进制数就可知道，它们并不具备相邻格的条件。进制数就可知道，它们并不具备相邻格的条件。7.2.3 用卡诺图化简逻辑函数用卡诺图化简逻辑函数 n用卡诺图进行逻辑化简的出发点是最小项表达式，化简的用卡诺图进行逻辑化简的出发点是最小项表达式，化简的目标与用公式法化简

22、的目标相同，即：目标与用公式法化简的目标相同，即：（1）乘积项的数目最少；）乘积项的数目最少；（2）在满足乘积项数目最少的情况下，每个乘积项的变量）在满足乘积项数目最少的情况下，每个乘积项的变量个数最少。个数最少。例例7.4 化简逻辑函数化简逻辑函数F(A,BC,D)=m(0,1,3,8,9,11,13,14)所以所以，F(A,B,C,D)=ABCD+ACD+BD+BC例例7.5 化简逻辑函数化简逻辑函数 所以，所以，F(A,B,C,D)=ACD+ABCD+BCD+ABCD+ABCF(A,B,C,D)=AC+AB+ABDn利用卡诺图进行逻辑函数化简时应注意的几个问利用卡诺图进行逻辑函数化简时应

23、注意的几个问题：题：（1）在卡诺图上合并最小项时，总是按）在卡诺图上合并最小项时，总是按2的乘幂来组合方格，的乘幂来组合方格，即把即把2个方格、个方格、4个方格、个方格、8个方格等合并起来。个方格等合并起来。2个方格合个方格合并可以消去并可以消去1个变量，个变量，4个方格合并可以消去个方格合并可以消去2个变量，个变量，8个个方格合并可以消去方格合并可以消去3个变量，等等。个变量，等等。（2）把尽可能多的方格合并成一组，组越大，合并而成的）把尽可能多的方格合并成一组，组越大，合并而成的乘积项的变量个数就越少。乘积项的变量个数就越少。（3）用尽可能少的组覆盖逻辑函数的全部最小项，组越少，）用尽可能

24、少的组覆盖逻辑函数的全部最小项，组越少，化简而得到的乘积项数目就越少。化简而得到的乘积项数目就越少。（4）在实现上述（）在实现上述（1）和（）和（2）时，一个最小项可以根据需）时，一个最小项可以根据需要使用多次，但至少也要使用一次。要使用多次，但至少也要使用一次。（5）一旦所有的最小项都被覆盖一次以后，化简就停止。）一旦所有的最小项都被覆盖一次以后，化简就停止。7.3 利用无关最小项化简逻辑函数利用无关最小项化简逻辑函数 如下图所示，是一个用于如下图所示，是一个用于“四舍五入四舍五入”的逻辑电路，输的逻辑电路，输入入A,B,C,D按按8421编码，即编码，即X=8A+4B+2C+D，要求当，要

25、求当X5时，输出时，输出F=1；否则；否则F=0，求，求F的最简的最简“与或与或”表达式。表达式。根据题意，列真值表。在真值表中的根据题意，列真值表。在真值表中的A,B,C,D的六种取值组合的六种取值组合（10101111）在本问题中是不可能出现的。在本问题中是不可能出现的。对于这六种取值，可以随意选择对于这六种取值，可以随意选择F的值为的值为“1”还是为还是为“0”，而，而对该逻辑电路的实际功能无关紧要。对该逻辑电路的实际功能无关紧要。这六种取值组合所对应的最小项就称这六种取值组合所对应的最小项就称无关最小项。无关最小项。与它们对与它们对应的应的F值记为值记为“d”(dont care)d既

26、可认为是既可认为是“1”，也可，也可以认为是以认为是“0”，根据化简的需要而定。，根据化简的需要而定。X A B C DF0123456789-0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 10000011111ddddddF(A,B,C,D)=m(5,6,7,8,9)+d(10,11,12,13,14,15)所以，所以，F(A,B,C,D)=A+BC+BD7.4 组合逻辑电路的分析组合逻辑

27、电路的分析对给定的组合逻辑电路进行逻辑描述，即找出与该电路相对给定的组合逻辑电路进行逻辑描述，即找出与该电路相对应的输入、输出逻辑关系表达式，并在必要时进行化简对应的输入、输出逻辑关系表达式，并在必要时进行化简或评价该电路设计是否合理等。或评价该电路设计是否合理等。基本步骤：基本步骤：（1）根据给定的电路，逐级写出输入、输出关系式；）根据给定的电路，逐级写出输入、输出关系式；（2）依次代入，最后得到整个电路的输入、输出关系式；）依次代入，最后得到整个电路的输入、输出关系式；（3）如能化简，则进行化简，明确电路的功能和改进方案。）如能化简，则进行化简，明确电路的功能和改进方案。例例7.12 分析

28、图分析图7.14所示的组合逻辑电路。所示的组合逻辑电路。图图7.14 例例7-12逻辑电路图逻辑电路图 n由图容易得出：由图容易得出：y1=(ABC)*，y2=(ABC*)*y3=(A*BC)*，y4=(AB*C)*所以输出所以输出F的表达式为：的表达式为：F=ABC+ABC*+A*BC+AB*Cn分析一下该电路的结构能否再简化一些。画出分析一下该电路的结构能否再简化一些。画出F的卡诺图，的卡诺图，如图如图7.15所示所示。从卡诺图可明显看出，。从卡诺图可明显看出，F可化简为：可化简为：F=AB+AC+BCn根据化简后的根据化简后的F表达式可画出如图表达式可画出如图7.16所示的逻辑电路图。所

29、示的逻辑电路图。它比图它比图7.14所示的逻辑电路节省了四个所示的逻辑电路节省了四个“与非与非”门。门。图图7.15 例例2卡诺图卡诺图 图图7.16 简化后的逻辑电路图简化后的逻辑电路图 7.5 组合逻辑电路的设计组合逻辑电路的设计组合逻辑电路的设计也称组合逻辑电路的综合，它是一个组合逻辑电路的设计也称组合逻辑电路的综合，它是一个与组合逻辑电路的分析相反的过程，即它是由给定的逻辑与组合逻辑电路的分析相反的过程，即它是由给定的逻辑功能求得实现这个功能的逻辑电路。功能求得实现这个功能的逻辑电路。基本步骤：基本步骤：(1)(1)根据逻辑功能列真值表；根据逻辑功能列真值表；(2)(2)由真值表写出逻

30、辑函数的最小项表达式。由真值表写出逻辑函数的最小项表达式。(3)化简，并根据可能提供的门电路类型，将表达式化成化简，并根据可能提供的门电路类型，将表达式化成所需要的表达式；所需要的表达式；(4)画出逻辑电路图。画出逻辑电路图。1.全加器（全加器（Full Adder）的设计）的设计全加器：全加器：实现两个一位二进制数相加并考虑低位进位的逻实现两个一位二进制数相加并考虑低位进位的逻辑电路。它具有三个输入端和两个输出端，三个输入端分辑电路。它具有三个输入端和两个输出端，三个输入端分别是加数、被加数及低位进位数，两个输出端分别是别是加数、被加数及低位进位数，两个输出端分别是和数和数及及进位数。进位数

31、。设计要求：设计一个由设计要求：设计一个由“与非与非”门构成的全加器电路。门构成的全加器电路。设计：设计：（1）列真值表：）列真值表：设两个一位的二进制数分别为设两个一位的二进制数分别为A和和B，低位来的进位为低位来的进位为J，相加后产生的，相加后产生的“全加和全加和”为为H，全加，全加进位为进位为J。（2）输出函数的最小项表达式为：）输出函数的最小项表达式为：A B J H J 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1H=A B J+A B J+A B J+A B J=m(1

32、,2,4,7)J=A B J+A B J+A B J+A B J=m(3,5,6,7)（3）化简：）化简：由图可见：由图可见：H的表达式已不能再进行化简的表达式已不能再进行化简 J=BJ+AJ+AB6375ABJABJ2417ABJABJ（4）用）用“与非与非”门实现，画出逻辑图。门实现，画出逻辑图。用半加器构成全加器2.代码转换电路的设计代码转换电路的设计(举例）举例）设计要求：设计要求：设计一个设计一个“余余3码码”到到“8421码码”的代码转换的代码转换电路。电路。（1）列真值表；）列真值表；（2）写出各输出函数的最小项表达式；）写出各输出函数的最小项表达式；（3）用卡诺图法化简；）用卡

33、诺图法化简；（4）画出逻辑图。）画出逻辑图。详见教材详见教材P190-1927.6 几种常用的组合逻辑电路几种常用的组合逻辑电路1.加法器加法器2.译码器译码器3.编码器编码器4.多路选择器多路选择器5.多路分配器多路分配器1.加法器（加法器（Adder）n n由于由于J0恒为恒为0，所以，所以0 可用一个半加器代替。这种结构可用一个半加器代替。这种结构的加法器称为的加法器称为“串行进位的加法器串行进位的加法器”（ripple-carry adder），其正确的和数应形成于最高位的进位），其正确的和数应形成于最高位的进位Jn+1产产生之后。生之后。n相加的二进制位数越多，则进位传播时间越长，加

34、法相加的二进制位数越多，则进位传播时间越长，加法器的速度也就越慢。除此以外，还有器的速度也就越慢。除此以外，还有“并行进位加法并行进位加法器器”、“分组进位加法器分组进位加法器”等。等。n-10nJ0H0J1Jn-1Jn+1Hn-1HnBn-1An-1B0A0BnAn2.译码器（译码器（Decoder）n逻辑特性：有逻辑特性：有n个输入变量，个输入变量，2n个输出，每个输出对应于个输出，每个输出对应于一个一个n变量的最小项。变量的最小项。n由最小项的性质容易得出，在译码器的由最小项的性质容易得出，在译码器的2n个输出中，任何个输出中，任何时刻仅有一个输出为时刻仅有一个输出为“1”，而其余的，而

35、其余的2n-1个输出为个输出为“0”。n一般结构一般结构译码器译码器Decodern位输入位输入代码代码2n个输个输出信号出信号3-8译码器（译码器（3 to 8 decoder）n3+23=11块门电路块门电路n一般地说，需一般地说，需n+2n块门电路块门电路n现成产品现成产品SN74138(3-8译码器译码器)SN74154(4-16译码器译码器)A B Cm0CBACBACBABCACBACBACABABCC B Am1m2m3m4m5m6m7ABC多级译码器多级译码器n前面的前面的“3-8译码器译码器”为单级译码器，此外还有多级译码为单级译码器，此外还有多级译码器，如矩阵式二级译码器、

36、矩阵式三级译码器等。器，如矩阵式二级译码器、矩阵式三级译码器等。n矩阵式多级译码器的矩阵式多级译码器的优点优点：降低了对门电路的扇入要求。：降低了对门电路的扇入要求。缺点：缺点：增加了门电路的数目；增加了级数增加了译码时增加了门电路的数目；增加了级数增加了译码时间。间。3.编码器编码器n实现编码操作的电路叫实现编码操作的电路叫编码器（编码器（Encoder）。编码器的功。编码器的功能与译码器相反，它能够形成与输入信号（被编码的对象）能与译码器相反，它能够形成与输入信号（被编码的对象）相对应的输出代码。相对应的输出代码。n如果输入信号的个数为如果输入信号的个数为N，输出代码的位数为，输出代码的位

37、数为n，则，则N与与n应满足关系式应满足关系式N2n，即输入信号最多为，即输入信号最多为2n个。个。n编码器的一般结构编码器的一般结构如图如图7.30 所示所示。图图7.30 编码器的一般结构编码器的一般结构n编码器的设计方法为：编码器的设计方法为：n首先列出输入输出真值表，通过真值表反映出与输入信号首先列出输入输出真值表，通过真值表反映出与输入信号分别为分别为1时相对应的时相对应的n位输出代码；然后，画出逻辑图。位输出代码；然后，画出逻辑图。n一个一个“4-2编码器编码器”的真值表的真值表如表如表7-8所示所示，逻辑图，逻辑图如图如图7.31所示所示。n n表表7-8 4-2编码器真值表编码

38、器真值表 图图7.31 4-2编码器逻辑图编码器逻辑图 输入输入 输出输出 W X Y ZD1D2 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 00 0 0 11 01 1n由表由表7-8可见，尽管可见，尽管4位输入信号（位输入信号（W、X、Y、Z）最多有）最多有16种取值组合，但由于输出代码仅有种取值组合，但由于输出代码仅有2位，所以只能与位，所以只能与4种种输入信号的取值组合相对应，其余的输入信号的取值组合相对应，其余的12种输入信号取值组种输入信号取值组合我们并不关心。如果用卡诺图方法化简，可以把它们当合我们并不关心。如果用卡诺图方法化简，可以把它们当作无关最小项。输出代

39、码作无关最小项。输出代码00、01、10、11分别与分别与4位输入位输入信号单独为信号单独为1时的状态相对应。可以用直接观察的方法得时的状态相对应。可以用直接观察的方法得到输出函数的最简表达式为：到输出函数的最简表达式为：D0=W*Y*D1=W*X*n也就是说，只要输入也就是说，只要输入W=0且且Y=0，则输出，则输出D0=1；只要输入；只要输入W=0且且X=0，则输出，则输出D1=1。上述的最简输出表达式也可用。上述的最简输出表达式也可用卡诺图法（利用无关最小项）化简得到。卡诺图法（利用无关最小项）化简得到。4.多路选择器（多路选择器（Multiplexer）(1)逻辑特性逻辑特性n多路选择

40、器又称多路选择器又称“多路器多路器”。它的基本功能是等效于一个。它的基本功能是等效于一个“单刀多掷单刀多掷”开关。如图所示为一个开关。如图所示为一个“单刀多掷单刀多掷”开关，开关，其作用是通过开关的转换作用，将输入其作用是通过开关的转换作用，将输入A或或B传送到输出传送到输出去。去。n单刀多掷开关单刀多掷开关输入输入输出输出原理图原理图n n它具有它具有2n个输入和一个输个输入和一个输出，由出，由n位控制信号的不位控制信号的不同组合来控制其选择，并同组合来控制其选择，并将选择的输入信号送到输将选择的输入信号送到输出端去。出端去。n多路选择器的逻辑功能与多路选择器的逻辑功能与上面的上面的“单刀多

41、掷开关单刀多掷开关”类似，它也是从多个输入类似，它也是从多个输入中选出一个，并把它送到中选出一个，并把它送到输出端去。一般结构如左输出端去。一般结构如左图所示。图所示。多路选择器n位控制信号位控制信号2n个个输入输入输出输出四输入多路选择器四输入多路选择器（“四选一四选一”多路选择器）多路选择器）n原理图原理图n功能表功能表+a1a2a3a4FS1S2“控制字控制字”，也称也称“地址输地址输入入”地址输入地址输入 S1 S2输出输出 F0 0a10 1a21 0a31 1a4n图形符号图形符号n输出逻辑表达式输出逻辑表达式n用途用途1.用作数据传输时的选择开关。用作数据传输时的选择开关。2.实

42、现某些逻辑函数实现某些逻辑函数n典型产品典型产品SN74157（二选一）SN74153（四选一）SN74152（八选一）SN74150（十六选一）四输入多路选择器421321221121aSSaSSaSSaSSFa1a2a3F输入函数地址输入Fa4S1S2(2)用多路选择器实现逻辑函数用多路选择器实现逻辑函数n例例1：用四输入多路选择器实现逻辑函数：用四输入多路选择器实现逻辑函数：n将此结果与四输入多路选择器的将此结果与四输入多路选择器的“输出逻辑表达式输出逻辑表达式”相对照即可发现，只要把输入变量相对照即可发现，只要把输入变量A、B分别接到地址分别接到地址输入端输入端S1、S2，而把，而把1

43、、C、1、分别作为四个输入函分别作为四个输入函数数a1，a2，a3，a4，就可以用这个，就可以用这个“四输入多路选择四输入多路选择器器”实现逻辑函数实现逻辑函数G。ABCBACBABAABCCCBACBACCBAABCCBACBACBACBACBACBAGCAABCBAG11)()(),(C),(解：Cn G的实现的实现n一般地说：一般地说：用用四输入四输入多路选择器可以实现多路选择器可以实现三变量三变量单输出逻辑函数。单输出逻辑函数。八八四四十六十六五五Ca1a2a3a4S1S2G11CGBAn例例2：用八输入的多路选择器实现逻辑函数：用八输入的多路选择器实现逻辑函数：ABCDDABCCDB

44、ADCBABCDADBCADCBADCBADCBAF),(n地址输入组合和输入函数地址输入组合和输入函数关系表关系表n用八输入多路选择器实现用八输入多路选择器实现地址输入组合输入组合a1a2a3a4a5a6a7a8CBACBACBABCACBACBACABABCa1a2a3a4S1S2FD0 1DS3ABCa5a6a7a8D 0D15.多路分配器（多路分配器（Demultiplexer）n多路分配器多路分配器的逻辑功能与的逻辑功能与多路选择器多路选择器恰好相反。恰好相反。n多路选择器是在多个输入信号中选择其中之一送到输出去；多路选择器是在多个输入信号中选择其中之一送到输出去；n多路分配器是把一

45、个输入信号分配到多路输出的其中之一去。多路分配器是把一个输入信号分配到多路输出的其中之一去。因此，多数分配器也称因此，多数分配器也称“逆多路选择器逆多路选择器”。多路分配器的应用多路分配器的应用n用一条传输线分时地传送多路信号。用一条传输线分时地传送多路信号。n 多多路路选选择择器器01234567多多路路分分配配器器01234567传输线传输线A B C多路分配器的一般结构多路分配器的一般结构n一般结构一般结构多路分配器n位控制信号位控制信号2n个个输出输出输入输入I2位控制输入四路输出的多路分配器位控制输入四路输出的多路分配器n原理图原理图n功能表功能表n图形符号图形符号n输出函数表达式输

46、出函数表达式四输入多路分配器a3a2a1a0S1S0;013012011010ISSaISSaISSaISSaI地址输入 S1 S0输出a3 a2 a1 a00 00 0 0 I0 10 0 I 01 00 I 0 01 1I 0 0 0a3a2a1a0IS1S07.7 利用中大规模集成电路进行逻辑设计利用中大规模集成电路进行逻辑设计 例例1 用多路选择器构成全加器用多路选择器构成全加器 例例2 用用“3-8译码器译码器”构成全加器构成全加器 例例3 用用4位二进制加法器构成位二进制加法器构成8421码到余码到余3码的码的 代码转换器代码转换器 例例1.用多路选择器构成全加器用多路选择器构成全

47、加器n用多路选择器构成全加器用多路选择器构成全加器n产品：产品：“双四输入多路选择器双四输入多路选择器”（Dual four-line multiplexer）a1a2a3a4S1S2Ha1a2a3a4S1S2J01ABJ 例例2.用用“3-8译码器译码器”构成全加器构成全加器n用用“3-8译码器译码器”构成全加器构成全加器 H=A B J+A B J+A B J+A B J=m(1,2,4,7)J=A B J+A B J+A B J+A B J=m(3,5,6,7)3-8译码器ABJ+J+H 01234567 ROM的逻辑结构及其应用的逻辑结构及其应用1.ROM的逻辑结构的逻辑结构2.ROM

48、的应用实例的应用实例1.ROM的逻辑结构的逻辑结构n只读存储器只读存储器ROM（Read Only Memory）是一种非易失性）是一种非易失性存储器，用于存放某些固定不变的程序和数据。对于其中存储器，用于存放某些固定不变的程序和数据。对于其中所存信息，通常只能一次性的写入，工作时只能读出，不所存信息，通常只能一次性的写入，工作时只能读出，不能写入。它与计算机中另一种存储器随机存储器能写入。它与计算机中另一种存储器随机存储器（Random Access Memory）的工作特点不同）的工作特点不同n随着大规模集成电路技术的发展，随着大规模集成电路技术的发展，ROM的几个不断下降，的几个不断下降

49、，人们已不但是用它来存储信息，而且还可以用它来实现任人们已不但是用它来存储信息，而且还可以用它来实现任意的组合逻辑函数。意的组合逻辑函数。n对对ROM的逻辑结构，可以从两个角度来看：的逻辑结构，可以从两个角度来看：1）从计算机存储器的角度看从计算机存储器的角度看，ROM是是“地址译码器地址译码器”和和“存储体存储体”构成。构成。2）从组合逻辑电路的角度看从组合逻辑电路的角度看，ROM是是“与阵列与阵列”和和“或或阵列阵列”组成的组合逻辑网络组成的组合逻辑网络。n 地址译码器存储体与阵列或阵列A1A2AnW0W1W2n-1B1BmX1X2Xnm0m1m2n-1y1ymn如果把上图看成一个组如果把

50、上图看成一个组合逻辑网络，则容易写合逻辑网络，则容易写出其输出函数表达式：出其输出函数表达式：n右边的存储体采用简洁画右边的存储体采用简洁画法的法的“阵列逻辑图阵列逻辑图”表示。表示。n图中图中4根标有根标有B1，B2，B3，B4的垂直线表示四个的垂直线表示四个“或或”门，门，“或或”门的输入端与门的输入端与地址译码器的哪一端相连地址译码器的哪一端相连接，就在相应的水平线与接，就在相应的水平线与交叉线的交叉处打交叉线的交叉处打“”；否则不打否则不打“”。地址译码器A1A2AnB1B2B3B4位线字线);7(2);7,6(1);5,3,1(2);4,2,0(1mBmBmBmBn由上图可见，只要改