ASIC芯片设计生产流程.ppt
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- 关 键 词:
- ASIC 芯片 设计 生产流程
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1、ASIC芯片设计开发 ASIC芯片生产 ASIC芯片设计开发 ASIC芯片生产 集成电路设计与制造全过程中的主要流程框架 设计设计 芯片检测芯片检测 单晶、外单晶、外 延材料延材料 掩膜版掩膜版 芯片制芯片制 造过程造过程 封装封装 测试测试 系 统 需 求 系 统 需 求 物理域 结构域 行为域 系统级 芯片/板级 处理器/存储器 系统规范 算法级 模块 控制器 算法 RTL级 宏单元 ALU 寄存器传输 逻辑级 标准单元 门电路 布尔等式 电路级 晶体管版图 晶体管 晶体管函数 ASIC项目的主要步骤包括: 预研阶段; 顶层设计阶段; 模块级设计阶段; 模块实现阶段; 子系统仿真阶段; 系
2、统仿真,综合和版图设计前门级仿真阶段; 后端版面设计阶段; 测试向量准备阶段; 后端仿真阶段; 生产签字; 硅片测试阶段。 概念+市场研究 结构级说明和RTL编码 RTL模拟 逻辑综合、优化和扫描插 入 形式验证(RTL和门级) 布图前的STA 布图规划、布局,CT插 入和全局布线 时序正确 转换时钟树到 形式验证(扫描插入的网表 与插入的网表) 全局布线后的STA 时序正确 详细布线 布图后的STA 时序正确 定案 Y N Y Y N N 结构及电学特性编码 HDL中的RTL编码 为包含存储单元的设计插入DFT memory BIST 为了验证设计功能,进行详尽的动态仿真 实际环境设置,包括
3、将使用的工艺库及其他环境属性 使用Design Compiler工具对具有扫描插入的设计进行 约束和综合设计 使用Design Compiler的内建静态时序分析机进行模块级静态时序分 析 设计的形式验证,使用Formality将TRL和综合后的网表进行对比 使用PrimeTime进行整个设计布图前的静态时序分析 对布图工具进行时序约束的前标注 11)具有时序驱动单元布局,时钟树插入和全局布线的初始布局划分 将时钟树转换到驻留在Design Compiler中原始设计(网表) 在Design Compiler中进行设计的布局优化 使用Formality在综合网表和时钟树插入的网表之间进行形式验
4、证 在全局布线后(11步)从版图提取估计的延时 从全局布线得到的估计时间数据反标注到PrimeTime 使用在全局布线后提取的估计延时数据在PrimeTime在中进行静态时 序分析 设计的详细布局 提取来自详细布局设计的实际时间延迟 实际提取时间数据反标注到PrimeTime 使用PrimeTime进行布图后的静态时序分析 布图后的门级功能仿真(如果需要) 在LVS(版图对原理图)和DRC(设计规则检查)验证后定案 结构规范定义了芯片的功能并划分为一些能够处理的模块,电学特性 规范通过时序信息定义模块之间的关系 设计可用三个抽象层次来表示:行为级,寄存器传输级RTL和结构级 。 通过仿真RTL
5、代码以检查设计的功能,目前的仿真器都能够仿真行为 级及RTL级编码 以前:手工将转换为电路图并描述元件间的互连来产生一个门 级网表。 综合:用工具完成RTL级到门级网表的转换,这个过程就称为综合 定义综合环境的文件,详细说明了工艺单元库和 DC在综合过程中使用的其它相关信息。 形式验证技术使用数学的方法来确认一个设计,不考虑工艺因素,如 时序,通过与参考设计的对比了检查一个设计的逻辑功能。 形式验证和动态仿真,形式验证技术通过证明两个设计的结构和功能 是逻辑等价的来验证设计;动态仿真只能检查敏感路经。 形式验证的目标是要验证RTL与RTL ,门级网表与RTL代码,两个门 级网表之间的对应关系是
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