小组会报告-项目进展和安排课件.ppt
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- 关 键 词:
- 小组会 报告 项目 进展 安排 课件
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1、小组会报告小组会报告 -项目进展和安排廖聪维2013-07-12OUTLINESu1 HX-GOA技术要求技术要求u2 HX-GOA项目进展u3 项目安排1.1.合作开发项目内容合作开发项目内容1.阵列基板行驱动电路阵列基板行驱动电路项目内容项目内容:1.1 电路开发:开发具有高信赖性的GOA下拉电路,使得GOA电路在高温/低温,长时间操作下仍可正常运作,产生指定的Gate波型1.2 电路绘制:根据开发出的GOA下拉电路架构,绘制出实际電路layout1.3 专利/论文:论文2篇HX-GOA技术要求技术要求2.2.技术目标技术目标掌握掌握TFTTFT元件元件特性特性,建立,建立GOAGOA电路
2、模型电路模型1.针对华星光电提供的TFT元件样品制作常温/高温下的TFT model card来精确模拟电路特性(或由华星光电直接提供常温/高温下的TFT model card)2.建立GOA下拉电路模型,模拟常温/高温下的长时间GOA操作,并确认可正常输出Gate波型3.Gate波型设计要求:a).(VGH=28v,VGL=-6v)(CLKH=28v,CLKL=-8v)b).AA 区 RC loading:R=6477(),C=1483(pF)c).每级GOA电路包含m个高频CLK,n个低頻CLK讯号,p个Vss直流电位(m,n,p数目可因优化电路而作增减)d).Gate波型低电压=-6v,
3、最大允许noise电压=-5ve).charging ratio 95%f).VGH margin 288vg).每级与次级gate输出波型需交叠(有pre-charge功能)h).frame rate=120Hz,resolution=1920 x1080绘制绘制GOAGOA电路电路layoutlayout,置入产品光罩测试区,置入产品光罩测试区 a).每级GOA电路layout空间 3300um(横向)x 630um(纵向)b).每级GOA电路包含q个TFT(q数目可因优化电路而作增减)HX-GOA技术要求技术要求a)Charging ratio 计算相关参数:Gate line(main
4、):R=3.23 k;C=747.94 pF Gate line(share):R=5.98 k;C=278.78 pF Data line:R=7.62 k;C=361.69 pFb)每级与次级gate输出波型需交叠(有pre-charge功能):CLK(n)与CLK(+1)最大可overlap时间:1/2(CKH time)=2/3,3/4皆可评估.c)在GOA需注意Vgl noise voltage主要担心电路运作一段时间,因IV往左shift,导致TFT无法正常关闭或异常漏电.Simulation会出现的peak可以忽略,需观察的Vgl coupling voltage如下图红线所标示
5、.HX-GOA技术要求技术要求OUTLINESu1 HX-GOA技术要求u2 HX-GOA项目进展项目进展u3 项目安排HX-GOA项目进展项目进展u大负载问题RL=6.5K,CL=1500pF,脉冲宽度1/120/1080*214.8s采用双边GOA驱动,减小RC delay负载采用T模型,3级 OR 5级?值得注意的几个问题值得注意的几个问题(1)(1)HX-GOA项目进展项目进展uHX的TFT阈值电压偏负,可能带来什么问题?二极管连级的输入管输入管在自举阶段会漏电、在低电平维持阶段会引入噪声电压驱动管可能在低电平维持阶段难于关断,在输出端口引入噪声电压低电平维持阶段存在VH到VL的直流通
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