スピル制御用機器课件.ppt

1、2007年10月26日素核研SubGr.清道明男制御制御制御概要Q電磁石DSP装置HIMAC試験今後J-PARC遅取出加速器連絡会 2007/10/261制御用機器制御用機器取出平坦化、除去行機器EQ（取出極電磁石）H20年度製作 成形、1kHz程度除去EQ磁場変Tune変Spill Height=Intensity/Time 電流（IEQ）調整：0.1mm 積層鋼板磁場勾配2T/m、通常Q磁石1/10、応答時間重視RQ（高速除去用極電磁石）1kHz以上除去：積層鋼板or空芯or磁場勾配 0.2T/m、通常Q磁石1/100、応答時間重視装置DSP信号、強度EQ,RQ電流変更EPICS遠隔操作T

2、imeIntensitySpill Height=Intensity/TimeIEQSpill成形除去J-PARC遅取出加速器連絡会 2007/10/262機器配置機器配置真空遮蔽膜信号加速器側側仕切真空遮蔽膜散乱粒子計測作HD側MR側D2電源棟：Q磁石電源、装置中央制御棟：、遠隔制御Q磁石：部強度：MR中設置：真空遮蔽膜設置D2電源棟HDLinacRCSMR強度中央制御棟Q磁石J-PARC遅取出加速器連絡会 2007/10/263構成構成EQ,RQ電磁石電磁石DSP制御部信号強度信号信号取出開始終了PC通信部LAN取出量中央制御棟加速器内残量電磁石制御信号J-PARC遅取出加速器連絡会 20

3、07/10/264EQ電磁石仕様電磁石仕様Design of EQ using Tosca Simulation(3D approach)中心磁場勾配2.60 T/m数22 Turn/pole電流301 A磁場長0.7m径 160cm8.8 mH/m抵抗97 m電圧1.1 V/A 20 Hz 54 V/A 1000 Hz鉄芯材料：0.1mm 積層鋼板磁場勾配通常MR-Q磁石1/10応答時間重視1kHz 程度除去能力電磁石台直列接続（電源台）-modulation、Tune 変J-PARC遅取出加速器連絡会 2007/10/265EQ電磁石運転電磁石運転成形時電流 FT 0.7 sec、元分布型

4、場合制御予測電流。極端例J-PARC遅取出加速器連絡会 2007/10/266DSP構成構成開発項目DSP入出力部：I/O、AD変換通信部：EPICS遠隔制御遠隔制御：、変更。装置DSP(TI TMS320C6713)EPICS-IOC(SZ130-SIL)KEK-VME GP-IOKEK G開発LAN中央制御棟操作取出強度情報MRTimingA/DA/DO/EE/OD-IOD-IOD2AmpEQ電流E/OO/E D-IOO/E D/AorRQD-IOE/OO/E D-IOO/E D/AorD-IOJ-PARC遅取出加速器連絡会 2007/10/267取出制御取出制御KEK-PS運転運用実績

5、2000年以降：回路（点線内）化状態時間変化対最適選択可能J-PARC同踏襲、最適化行gain取出電磁石残量信号取出信号信号目標値差分制御信号取出時間幅Filter除去J-PARC遅取出加速器連絡会 2007/10/268EQ制御演算制御演算X(n)A1A2A3R(n)W(n)Y(n)+EQ制御伝達関数離散化T1：19.1T2：7.44T3：1.73T4：1300A1：0.76923A2：0.24954A3：0.00052制御、連続時間系(s)示伝達関数Z変換離散時間系(z)関数変換J-PARC遅取出加速器連絡会 2007/10/269ADC入力信号3ch同時取得誤差値X(n)算出信号確認電磁

6、石制御演算Gain時分割選択残量応最適gain選択gain1選択gain4選択gain2選択gain5選択gain3選択DAC電磁石制御信号出力DAC0出力max90%70%50%30%min目標値ref(t)算出J-PARC遅取出加速器連絡会 2007/10/2610左：擬似信号発生器右：DSP+拡張装置試作機（武蔵工大）装置試作機（武蔵工大）正面中身搭載DSPTMS320C6713最小（動作周波数）4.44ns(255MHz)周波数1kHz200kHz入力部168出力部164DSK6713IFA(上)C6713DSK(下)Texas Instruments社製DSP平塚社製拡張強度EQRQ

7、J-PARC遅取出加速器連絡会 2007/10/2611ADCFPGA(PSD,Memory)DACFPGA(CPU,Linux)Ethernet DSP装置開発装置開発(Mark-II)DSP board:TMS320C6713 DSK高性能32浮動小数点DSP搭載性能性能：2400 MIPS,1350MFLOPS AD/DA card:ORS-11216bit x4 ADC 2.5MSPS16bit x4 DAC 625kSPS I/O:GP-IO入出力利用(PSD)実時間処理逐次周波数解析開発 Network I/O:SUZAKU-SEthernet I/OOS:LinuxEPICS遠隔

8、制御利用J-PARC遅取出加速器連絡会 2007/10/2612HIMAC 試験試験放射線医学総合研究所HIMAC J-PARC同1/3共鳴遅取出 EQ相当取出調整用Q磁石（QDS）利用可能2007年7月装置試作機（Mark-I）KEK-PS用、調整 成形実施J-PARC遅取出加速器連絡会 2007/10/2613測定測定SpillBeamIntensitySmoothing後成形成功。（高周波成分無視）得TimingGateQDS(EQ)Input PatternSpillBeamIntensityDSPQDS(EQ)offQF linear rampingSmoothing後J-PARC遅

9、取出加速器連絡会 2007/10/2614周波数解析周波数解析高速変換(FFT)周波数解析（50Hz倍数）RF（1.4kHz倍数）1.4kHzHIMAC振動数起源 実際運転取出時RF成分現時50Hz,100Hz成分消 QDS成形程度除去可能 処理追加：次実験項目DSPQDS(EQ)off1.4kHz2.8kHz600Hz50Hz200Hz100Hz300Hz400Hz1200HzJ-PARC遅取出加速器連絡会 2007/10/2615制御関係制御関係Q磁石、電源 Q磁石、電源設計H19年度 Q磁石、電源製作H20年度 Q磁石通電試験、磁場測定H21年春 Q磁石、電源H21年夏制御装置 DSP部

10、試作、動作試験Done 部通信部開発H19年度 EPICS開発H20年度 制御試作試験、実機製作-H20年9月 HIMAC試験：年数回取得、各開発適宜実施制御 測定系準備-H20年秋 開始：H21年10月遅取出開始：遅取出開始：H20年年12月、制御：月、制御：H21年年10月月J-PARC遅取出加速器連絡会 2007/10/2616清道、中川、冨澤、佐藤（KEK）：制御全般安達、染谷（KEK）：電磁石、電源市川、上遠野、持木（武蔵工大）：装置武藤（KEK）、野田、渋谷（放医研）：実験協力者J-PARC遅取出加速器連絡会 2007/10/2617予備予備J-PARC遅取出加速器連絡会 2007

11、/10/2618DSP TMS320C6713 DSK概要概要高性能32浮動小数点DSP搭載Xilinx SPARTAN 3 FPGA搭載CPUTMS320C6713最高性能最高性能2400 MIPS,1350 MFLOPS周波数周波数225 MHzRAM容量容量8 MSDRAM 用用0.5 MC、（、）J-PARC遅取出加速器連絡会 2007/10/2619AD/DA ORS-112入力入力 16 bit AD9260 x 4,Up to 2.5 MSPS4Vpp,200 Ohm inputsAC or DC coupled inputs出力出力16 bit LTC2602(2ch 内蔵内蔵

12、)x 2 Up to 625kSPS/chFPGA Vartex1000-4C(PSD)実時間処理内部確保J-PARC遅取出加速器連絡会 2007/10/2620通信用IO SUZAKU SZ130-SILFPGA中中CPU搭載搭載FPGA：XC3S1200E-4FG320CCPU：MicroBlazeDRAM：16MB x 2：8MB(SPI)LAN：100 BASE-TX/10 BASE-TOS：CLinux 2.6 J-PARC遅取出加速器連絡会 2007/10/2621Mark-品、専用構成ADC接続接続DAC接続接続（DSPC6713）接続接続（FPGA SPARTAN3）接続接続（

13、RAM、SIMM）一部接続一部接続IO（、toPC)接続接続ADCDSPDACEthernet FPGASIMM J-PARC遅取出加速器連絡会 2007/10/2622GP-IOKEK Online Group 開発群信号伝搬使用GP-IO KEK-VME 用VME型GP-IO2 通常VME使。開発pending。強要求無限再開模様。Daughter card ADC card:DAC card:AD/DA card:ADC1ch+DAC1ch 開発中 Opt card:D-IO card:我依頼開発、完成GP-IOJ-PARC遅取出加速器連絡会 2007/10/262340 pin flat connectorGP-IO LVDS D-io cardGP-IO daughter cardLVDS(入出力)40pin flat connector 1/2 GND 3/4 CLK（D-in 側 CLK GP-IO2 決 GCK-pin）5/6 DATA00 7/8 DATA01 .19/20 DATA17LED x3 FPGA 制御五十嵐（洋）氏J-PARC遅取出加速器連絡会 2007/10/2624