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1、第第10章章 组合逻辑电路组合逻辑电路10.1 数字电路概述数字电路概述10.2 逻辑门电路逻辑门电路10.3 逻辑函数及其化简逻辑函数及其化简10.4 组合逻辑电路的分析与设计组合逻辑电路的分析与设计 10.5 组合逻辑部件组合逻辑部件10.2 逻辑门电路逻辑门电路ABF&ABF 13V F1AFABF BAFAF ABF A B&F AB1FBAF A B=1 F BABABAF10.2.2 集成门电路集成门电路1、TTL门电路门电路2、CMOS门电路门电路(b)74LS20 的引脚排列图&1 2 3 4 5 6 7 14 13 12 11 10 9 8电源地(a)74LS00 的引脚排列

2、图 电源 1 2 3 4 5 6 7&14 13 12 11 10 9 8地BAFA、B当中有一个或当中有一个或全为低电平全为低电平0时，时，TN1、TN2中有一个或全部截中有一个或全部截止，止，TP1、TP2中有一个中有一个或全部导通，输出或全部导通，输出F为为高电平高电平1。只有当输入只有当输入A、B全为全为高电平高电平1时，时，TN1和和TN2才才会都导通，会都导通，TP1和和TP2才会才会都截止，输出都截止，输出F才会为低才会为低电平电平0。B Y+UDD A TP1 TN1 TN2 TP2 G G D S D S D D S S 10.3 逻辑函数及其化简逻辑函数及其化简真值表、逻辑

3、表达式、逻辑图、波形图。真值表、逻辑表达式、逻辑图、波形图。10.3.1 逻辑函数的表示方法及其转换逻辑函数的表示方法及其转换1、真值表真值表逻辑表达式逻辑表达式 A B C F 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 0 0 1 0 1 1 0 CABCBABCACBAF2、逻辑表达式逻辑表达式真值表真值表ACBCABFA B CF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1000101113、逻辑图逻辑图逻辑表达式逻辑表达式 A B C F&CABCABFn个变量的逻辑函数中，包含全部变量的乘积

4、项称为个变量的逻辑函数中，包含全部变量的乘积项称为最小项。最小项。n变量的全部最小项共有变量的全部最小项共有2n个。个。最小项是逻辑函数的最小项是逻辑函数的最小逻辑单元。最小逻辑单元。任何任何一个逻辑函数表达式一个逻辑函数表达式都可以转换为一组最都可以转换为一组最小项之和，称为小项之和，称为最小最小项表达式项表达式。最小项最小项变量取值变量取值编号编号000m0001m1010m2011m3100m4101m5110m6111m7CBA CBA C BABCA CBA CBA CABABC最小项表达式最小项表达式 注意：注意：全部最小项的或为全部最小项的或为1；任意两最小项的与为任意两最小项的

5、与为0BCFABCF4、逻辑表达式（逻辑表达式（真值表）真值表）波形波形图图A B C F 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 0 0 1 0 1 1 0 CABCBABCACBAF10.3.3 逻辑函数的化简逻辑函数的化简或运算：111 101 110 000非 运 算：10 01（1）与逻辑运算）与逻辑运算与运算：111 001 010 000 1、基本逻辑运算、基本逻辑运算（2）或逻辑运算）或逻辑运算（3）非逻辑运算）非逻辑运算2、逻辑代数的基本公式、逻辑代数的基本公式序号序号 定律名称定律名称基本公式基本公式10-1律律A

6、 0=0A+1=12互补律互补律3自等律自等律A 1=AA+0=A4交换律交换律A B=B AA+B=B+A5结合律结合律A(BC)=(AB)CA+(B+C)=(A+B)+C6分配律分配律A(B+C)=AB+AC A+(BC)=(A+B)(A+C)0 A A1 A ABCACABA右边左边CBA7 同一律同一律A A=AA+A=A8 还原律还原律9 反演律反演律10 吸收律吸收律A+AB=AA（A+B）=A11 冗余律冗余律AA AA BAABBABABABAAABBAA)(CAABBCCAAB)()()(CABACBCABA BAA)(BAAABABCCAAB)(AABCCAABCAAB（1

7、）并项法）并项法CBBCAABCY1 AABCCBCBBCCBBCAA)()(CABCCBBAYCAABBCCAABCABCCBCAC AC（2）消项法）消项法BABAACBCAABYCABAB CAB AABAEBDAABYEBDABABA)(BBAABCDCAABY)(AABCDCAABBCDAABCDCAABCAAB（4）配项法）配项法（5）加项法）加项法AAABCACBACABABCY1)()()(BCAABCCBAABCCABABCBCACABCBCAABY2CAB BCCBCAABBCCAABCAAB组合逻辑电路分析的步骤组合逻辑电路分析的步骤由给定的逻辑图写出逻辑表达式。由给定的

8、逻辑图写出逻辑表达式。用公式法或卡诺图法对逻辑表达式进行化简。用公式法或卡诺图法对逻辑表达式进行化简。由最简逻辑表达式列出真值表，由最简逻辑表达式列出真值表，说明电路的逻辑功能。说明电路的逻辑功能。10.4.1 组合逻辑电路的分析组合逻辑电路的分析10.4 组合逻辑电路的分析与设计组合逻辑电路的分析与设计组合逻辑电路设计的步骤组合逻辑电路设计的步骤分析步骤：分析步骤：分析实际问题的逻辑含义分析实际问题的逻辑含义;列出真值表列出真值表;进而写出逻辑表达式并进行化简进而写出逻辑表达式并进行化简;画出逻辑电路图。画出逻辑电路图。10.4.2 组合逻辑电路的设计组合逻辑电路的设计S C 0 0 1 0

9、 1 0 0 1 1、半加器、半加器 能对两个能对两个1位二进制数进行相加而求得和位二进制数进行相加而求得和及进位的逻辑电路称为及进位的逻辑电路称为半加器半加器。ABCBABABAS A B 0 0 0 1 1 0 1 1 S C A、B：加数；加数；S：本位的和；本位的和；C：向高位的进位。向高位的进位。10.5.1 加法器加法器ABCBABABAS=1&A B S C 半加器电路图 A B S C CO 半加器符号 2 2、全加器、全加器 能对两个能对两个1位二进制数进行相加并考虑低位来的位二进制数进行相加并考虑低位来的进位，即相当于进位，即相当于3个个1位二进制数相加，求得和及进位位二进

10、制数相加，求得和及进位的逻辑电路称为的逻辑电路称为全加器全加器。Ai Bi Ci-10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 1Ai、Bi：加数；加数；Ci-1：低位来的进位；低位来的进位；Si：本位的和；本位的和；Ci：向高位的进位。向高位的进位。（1）根据逻辑功能列出真值表）根据逻辑功能列出真值表 Si Ci0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1 1111iiiiiiiiiiiiiCBACBACBACBASiiiiiiiiiBACBACBAC11iiiiiiiiiBACBACBAC1

11、11111iiiiiiiiiiiiiCBACBACBACBAS)()(1111iiiiiiiiiiCBCBACBCBA)()(11iiiiiiCBACBA1iiiCBABACBABAiiiiii1)(iiiiiBACBA1)(如何用半加器实现？如何用半加器实现？Ai Bi Si Ci CO CO Ci-1 1 逻辑图 (c)国标符号AiBiCi-1SiCi(b)CI CO11iiiiiiiCBCABAC1111iiiiiiiiiiiiiCBACBACBACBAS Si Ci 1 1 1 Ai Bi Ci-1 1 1&设设AB时时L11；AB时时L21；AB时时L31。10.5.2 数值比较器数

12、值比较器1、1位数值比较器位数值比较器用来完成两个二进制数的大小比较的逻辑电路称为用来完成两个二进制数的大小比较的逻辑电路称为数数值比较器值比较器。A B0 00 11 01 10 0 10 1 01 0 00 0 1BABAABBALBALBAL321,真值表真值表L1(AB)L2(AB)L3(A=B)L1(AB)&逻逻辑辑表表达达式式逻逻辑辑图图10.5.3 编码器编码器1 1、二进制编码器二进制编码器 输 入 输 出 Y2 Y1 Y0 I0 I1 I2 I3 I4 I5 I6 I7 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 （1）真值

13、表）真值表753107632176542IIIIYIIIIYIIIIYI7I6I5I4 I3I2 I1 I0Y2 Y1 Y0(a)由或门构成111（2 2）逻辑表达式）逻辑表达式（3 3）逻辑图）逻辑图 753176327654IIIIIIIIIIII7I6I5I4 I3I2 I1 I0I7I6I5I4 I3I2 I1 I0Y2 Y1 Y0(b)由与非门构成&1 I1 1 I2 1 I3 1 I4 1 I6 1 I5 1 I7&2 2、二、二十进制编码器十进制编码器 I Y3 Y2 Y1 Y0 0(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)

14、0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 （1 1）真值表）真值表 9753197531076327632176547654298983IIIIIIIIIIYIIIIIIIIYIIIIIIIIYIIIIY（）逻辑表达式（）逻辑表达式I9 I8 I7I6I5I4 I3I2 I1 I0Y3 Y2 Y1 Y0(a)由或门构成1111I9 I8 I7I6I5I4 I3I2 I1 I0(b)由与非门构成Y3 Y2 Y1 Y0&（）逻辑图（）逻辑图 、优先编码器、优先编码器（1 1）8线线

15、3线优先编码器线优先编码器(如如74LS148)。I7 I6 I5 I4 I3 I2 I1 I0 Y2 Y1 Y0 1 0 1 0 0 1 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 1 1 1 1 1 0 1 0 1 1 0 0 0 1 1 0 1 0 0 0 1 0 0 0 真真值值表表12463465671234567345675677024534567234567345676771456745675676772IIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIYI

16、IIIIIIIIIIIIIY逻辑表达式逻辑表达式逻辑图逻辑图 111111&1&Y2 Y1 Y0I7 I6 I5 I4 I3 I2 I1 I08线线-3线线优优先先编编码码器器如果要求输出、输入均为反变量，则只要在图中的每一如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。个输出端和输入端都加上反相器就可以了。I4 I5 I6 I7 ST Y2 Y1 GND UCC YS YEX I3 I2 I1 I0 Y0 16 15 14 13 12 11 10 9 74LS148 1 2 3 4 5 6 7 8(a)引脚排列图 16 15 14 13 12 11 10

17、 974LS148 1 2 3 4 5 6 7 8 Y2 Y1 Y0 YS YEXST I7 I6 I5 I4 I3 I2 I1 I0 6 7 9 15 1474LS148 5 4 3 2 1 13 12 11 10(b)逻辑功能示意图使能输入端；使能输入端；STSY使能输出端使能输出端;EXY扩展输出端。扩展输出端。优先级别从 I9至 I0递降I9 I8 I7 I6 I5 I4 I3 I2 I1 I0Y3 Y2 Y1 Y01 0 1 0 0 1 0 0 0 10 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0

18、 1 0 0 0 0 0 0 0 0 0 11 0 0 11 0 0 00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 10 0 1 00 0 0 10 0 0 0（2）10线线-4线优先编码器线优先编码器逻辑表达式逻辑表达式124683468568789123456789345678956789789902458934589689789234567893456789678978914895896897894567895678967897892898993IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIII

19、IIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIY逻辑图逻辑图11111111 I9 I8 I7 I6 I5 I4 I3 I2 I1 I0 Y3 Y2 Y1 Y01&1&1&1在每一个输入端和输出端都加上反相器，便可得到输入和输出均为反变量的 8421 BCD 码优先编码器。1、二进制译码器、二进制译码器10.5.4 译码器译码器A2 A1 A0Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y70 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 0 0 0 0 0 00 1 0 0 0 0 0 00

20、 0 1 0 0 0 0 00 0 0 1 0 0 0 00 0 0 0 1 0 0 00 0 0 0 0 1 0 00 0 0 0 0 0 1 00 0 0 0 0 0 0 1 01210120；AAAYAAAY逻辑表达式逻辑表达式 01250124；AAAYAAAY01230122 AAAYAAAY；01270126 AAAYAAAY；&111 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0逻辑图逻辑图集成二进制译码器集成二进制译码器74LS138 16 15 14 13 12 11 10 9 74LS138 1 2 3 4 5 6 7 8 UCC Y0 Y1 Y2 Y3

21、 Y4 Y5 Y6 A0 A1 A2 S2 S3 S1 Y7 GND 74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 S2 S3 S1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA(a)引脚排列图(b)逻辑功能示意图 A2、A1、A0为二进制译码输入端，为二进制译码输入端，为译码输出端（低电为译码输出端（低电平有效）平有效）,G1、为选通控制端。为选通控制端。07YY2S3S真值表真值表2、二二十进制译码器十进制译码器 A3 A2 A1 A0Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y00 0 0 00

22、0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 0 0 0 0 0 0 10 0 0 0 0 0 0 0 1 00 0 0 0 0 0 0 1 0 00 0 0 0 0 0 1 0 0 00 0 0 0 0 1 0 0 0 00 0 0 0 1 0 0 0 0 00 0 0 1 0 0 0 0 0 00 0 1 0 0 0 0 0 0 00 1 0 0 0 0 0 0 0 01 0 0 0 0 0 0 0 0 0真真值值表表0123901238012370123601235012340123301232012

23、3101230 AAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAY A0 A1 A2 A3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y91111&逻辑表达式逻辑表达式逻辑图逻辑图（1 1）显示器件显示器件3、显示译码器、显示译码器 a b c d e f g h a b c d a f b e f g h g e c d(a)外形图(b)共阴极(c)共阳极+UCC a b c d e f g h（2）显示译码器）显示译码器输入输入输出输出显示字形显示字形A3 A2 A1 A0 a b c d e f g0 0 0 01

24、1 1 1 1 1 00 0 0 10 1 1 0 0 0 00 0 1 01 1 0 1 1 0 10 0 1 11 1 1 1 0 0 10 1 0 00 1 1 0 0 1 10 1 0 11 0 1 1 0 1 10 1 1 00 0 1 1 1 1 10 1 1 11 1 1 0 0 0 01 0 0 01 1 1 1 1 1 11 0 0 11 1 1 1 0 1 1 逻辑表达式逻辑表达式121201302120130102012120102012010120201023AAAAAAAgAAAAAAAfAAAAeAAAAAAAAAdAAAcAAAAAbAAAAAAAa逻辑图逻辑图a

25、 b c d e f g A3 A2 A1 A01111&abcdefgabcdefgagb c d e f(a)(b)BCD七段译码器DCBADCBAagbcdfeUCCRL7(c)UCCGNDGND10.5.5 数据选择器数据选择器输 入 D A1 A0输 出 YD0 0 0D1 0 1D2 1 0D3 1 1 D0 D1 D2 D3013012011010AADAADAADAADY真值表真值表逻辑表达式逻辑表达式地地址址变变量量输输入入数数据据由地址码决定从路输入中选择哪路输出。逻辑图逻辑图1111D0 D1 D2 D3A1A0&1Y10.5.6 数据分配器数据分配器由地址码决定将输入数

26、据送给哪路输出。输 入输出A1 A0Y0 Y1 Y2 Y3D0 00 11 01 1D 0 0 00 D 0 00 0 D 00 0 0 D真值表真值表逻辑表达式逻辑表达式地地址址变变量量输输入入数数据据013012011010 ADAYADAYAADYAADY逻辑图逻辑图11DA1 A0Y0 Y1 Y2 Y3&013012011010 ADAYADAYAADYAADY学习指导学习指导本章重点：本章重点：1、各种门电路的逻辑功能及应用；、各种门电路的逻辑功能及应用；2、逻辑函数各种表示方法之间的相互转换；、逻辑函数各种表示方法之间的相互转换；3、逻辑函数的化简及变换；、逻辑函数的化简及变换；4

27、、组合逻辑电路的分析与设计；、组合逻辑电路的分析与设计；5、加法器、编码器、译码器等的工作原理和逻辑功能；、加法器、编码器、译码器等的工作原理和逻辑功能；6、利用二进制译码器和数据选择器进行组合逻辑电路、利用二进制译码器和数据选择器进行组合逻辑电路设计。设计。本章考点：本章考点：1、各种门电路的逻辑功能及应用；、各种门电路的逻辑功能及应用；2、逻辑函数各种表示方法之间的相互转换；、逻辑函数各种表示方法之间的相互转换；3、逻辑函数的化简及变换；、逻辑函数的化简及变换；4、由门电路组成的组合逻辑电路的分析与设计；、由门电路组成的组合逻辑电路的分析与设计；5、由二进制译码器组成的组合逻辑电路的分析与

28、设、由二进制译码器组成的组合逻辑电路的分析与设计；计；6、由数据选择器组成的组合逻辑电路的分析与设计；、由数据选择器组成的组合逻辑电路的分析与设计；7、加法器、编码器、译码器等组合逻辑电路的分析、加法器、编码器、译码器等组合逻辑电路的分析与设计。与设计。例例10-1-1 转换为十进制数转换为十进制数111.101B=122+12 1+12 0+1 2-1+1 2 3=7.625DA4H=10161+4160=164D例例10-1-2转换为二进制数转换为二进制数45=101101B9AB.7C5 H=1001 1010 1011.0111 1100 0101B例例10-1-3转换为十六进制数转换

29、为十六进制数236D=ECH0001 1011 1110 0011.1001 0111 1000B=1BE3.978H例例10-2-1已知已知 则则 的最简的最简与或式为（与或式为（）。）。例例10-2-2 50个个“1”连续进行异或运算，其结果是连续进行异或运算，其结果是（）。）。例例10-2-3 TTL门输入端口为门输入端口为 与与 逻辑关系时，多余的逻辑关系时，多余的输入端可输入端可 处理；处理；TTL门输入端口为门输入端口为 或或 逻辑关逻辑关系时，多余的输入端应接系时，多余的输入端应接 ；ABCCABCBAYYCBA0悬空悬空低电平低电平例例10-3电路如图所示，输入信号电路如图所示

30、，输入信号A、B、C的高电平为的高电平为3V，低电平为低电平为0V。根据图给出的根据图给出的A、B、C的波形，的波形，对应画出对应画出F1的波形。的波形。+5VA F1BCR （a）（b）（c）ABCF1F2BCF1F2例例10-4将下列各逻辑函数化简成为最简与或表达式。将下列各逻辑函数化简成为最简与或表达式。（1）ABCCABBCACBAF（2）ABCCBAF（3）ABDCDABCDABDACF（4）DADABACBAF（5）BCBBBAAF)()(（6）BCBAABCF（7）)(BABAABCBAF（8）)(DBADBABABAABF 解解 （1）ABCACCABBBCAABCCABBCA

31、CBAF)()(（2）1ABCABCABCCBAF CDABCABDACCDABCDDABDACABDCDABCDABDACF)()3 (（4）DBAAADCBADADABACBAF)()1(解解 （5）BBBCBBABBCBBBAAF)()(（6）BACBABACBBAABCBCBAABCF)(（7）01)(AABAABACABABAABCBAF（8）BADBADBABADBADBABABAABF)()(例例10-5某逻辑函数的逻辑图如图所示，用其他某逻辑函数的逻辑图如图所示，用其他3种方种方法表示该逻辑函数。法表示该逻辑函数。A1&F1&F1F2F3F4BCA1&F1&F1F2F3F4BC

32、ACFBCFBAF321；ACBCFFF324)(41ACBCBAFFF逻辑表达式逻辑表达式：)()(ACBCBAACBCBABCABACABA真值表：真值表：A B CF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 111010000ABCFBCF波形图：波形图：例例10-6写出如图所示各电路的逻辑表达式，并化简之。写出如图所示各电路的逻辑表达式，并化简之。A&1F&1&B1A&F&B&BABABABABAABBAABF)(BABAABBABAABBABAFABCY&ABY 1BCY 2CAY 31Y2Y3YYACBCABYYYY 321由给定的逻辑图写出逻辑

33、表达式由给定的逻辑图写出逻辑表达式;例例10-7分析下列分析下列组合逻辑电路的功能组合逻辑电路的功能对逻辑表达式进行化简对逻辑表达式进行化简;ACBCABACBCABY 由最简逻辑表达式列出真值表由最简逻辑表达式列出真值表;A B C Y 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 1 0 1 1 1 说明电路的逻辑功能。说明电路的逻辑功能。当输入当输入A、B、C中有中有2个或个或3个个为为1时输出时输出Y为为1，否则输出，否则输出Y为为0。所以这个电路实际上是一种。所以这个电路实际上是一种3人表决用的组合电路人表决用的组合电路：

34、只要有：只要有2票或票或3票同意，表决就通过。票同意，表决就通过。A B C F X Y Z&1&ABCCABCBABCAZYXFABCCZABCBYABCAX)(CBACBAFABCCBAA B CF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 110000001由真值表可知，当由真值表可知，当3个个输入变量输入变量A、B、C取值取值一致时，输出一致时，输出F=1，否否则输出则输出F=0。所以这个所以这个电路可以判断电路可以判断3个输入个输入变量的取值是否一致，变量的取值是否一致，故称为故称为判一致电路判一致电路。例例10-8写出如图所示电路输出信号的逻辑表达

35、式，并写出如图所示电路输出信号的逻辑表达式，并说明电路的逻辑功能。说明电路的逻辑功能。ABC&F&ABCCBACBACBACBACBACABBACBABACBABAF)()()(A B C F 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 1 1 0 1 0 0 1 该电路可以判断输入变量中该电路可以判断输入变量中1的个数是的个数是否为奇数，称为否为奇数，称为3变量判奇电路。变量判奇电路。（1）设输入）设输入A、B、C为为1表示裁判判定运动员上举合表示裁判判定运动员上举合格，否则为格，否则为0；输出灯亮；输出灯亮Y为为1表示成绩有效，否则为

36、表示成绩有效，否则为0例例10-9设计一个举重裁判电路。裁判组由一名主裁判设计一个举重裁判电路。裁判组由一名主裁判和两名副裁判组成，三位裁判分别用开关和两名副裁判组成，三位裁判分别用开关A、B、C控控制着运动员的上举合格显示灯；根据举重裁判规则，制着运动员的上举合格显示灯；根据举重裁判规则，只有当主裁判和一名以上副裁判判定运动员成绩有效只有当主裁判和一名以上副裁判判定运动员成绩有效时，运动员的成绩才有效，显示灯亮为时，运动员的成绩才有效，显示灯亮为1，否则为，否则为0。（2 2）由题意列真值表）由题意列真值表ABCY00000101001110010111011100000111（3 3）写逻

37、辑表达式）写逻辑表达式（4 4）画逻辑图）画逻辑图CAAB ACABACABABCCABCBAYABACY&（1）设输入变量为）设输入变量为A、B、C，分别代表特快、直快分别代表特快、直快和普客和普客3种列车；有发车请求时其值为种列车；有发车请求时其值为1，无发车请求，无发车请求时其值为时其值为0；输出发车信号分别用；输出发车信号分别用F1、F2、F3表示，表示，为为1表示允许列车发车，表示允许列车发车，为为0表示不允许列车发车。表示不允许列车发车。例例10-10旅客列车按发车的优先级别依次分为特快、旅客列车按发车的优先级别依次分为特快、直快和普客直快和普客3种，若有多列列车同时发出发车的请种

38、，若有多列列车同时发出发车的请求，则只允许其中优先级别最高的列车发车。试设求，则只允许其中优先级别最高的列车发车。试设计一个优先发车的排队逻辑电路。计一个优先发车的排队逻辑电路。A B C0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 00 0 10 1 00 1 01 0 01 0 01 0 01 0 0ABCCABCBACBAF1（2）根据）根据3种列车发车的优先级别，可列出该优先种列车发车的优先级别，可列出该优先发车的排队逻辑电路的真值表。发车的排队逻辑电路的真值表。BCACBAF2CBAF 3（3）列写表达式，并化简）列写表达式，并化简F1 F2

39、 F30 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 00 0 10 1 00 1 01 0 01 0 01 0 01 0 0 F3 A F2&1 1 F1 B C CBAFBABCACBAFAABCCABCBACBAF321（4）逻辑图）逻辑图例例10-11-1四输入的译码器，其输出端最多为（四输入的译码器，其输出端最多为（）。）。A、4个个 B、8个个 C、10个个 D、16个个 例例10-11-2半导体数码管中七个发光二极管为共阴极半导体数码管中七个发光二极管为共阴极接法，若接法，若abcdefg为为1111001，则译码器上显示，则译码器上显示（

40、）。A2 B3 C4 D5 DB例例10-12-1八输入端的编码器按二进制数编码时，输八输入端的编码器按二进制数编码时，输出端的个数是（出端的个数是（）。）。A、2个个 B、3个个 C、4个个 D、8个个 例例10-12-2计算机键盘上计算机键盘上101个键盘用二进制代码进行个键盘用二进制代码进行编码，至少应为编码，至少应为_位二进制数。位二进制数。例例10-12-3一个一个8线线-3线优先编码器，输出是低电平有线优先编码器，输出是低电平有效，当输入最高位和最低位同时为效，当输入最高位和最低位同时为1而其余位为而其余位为0时，时，则其输出编码应为（则其输出编码应为（）。）。A111 B011

41、C100 D000 7BA 试用译码器试用译码器74138和与非门电路实现逻辑函数：和与非门电路实现逻辑函数：7652107652101YYYYYYYYYYYYABCCABCBACBACBACBAF（1）BACBACF1；（2）ACBAF2（3）CBBABACAF3；（4）CABBCBAF47547542YYYYYYABCCBACBAF6543216543213YYYYYYYYYYYYCABCBACBABCACBACBAF76543765434YYYYYYYYYYABCCABCBACBABCAFY0S1S2S3&AiBiCi-1 1 74LS138A2A1A0&Y1Y2Y3Y4Y5Y6Y7F1

42、F2F3F411.1.1 基本基本RS触发器触发器DR DS Qn+1 1nQ 功功能能 0 0 0 1 1 0 1 1 1 0 1 不不变变 1 1 0 不不变变 禁禁止止 置置 0 置置 1 保保持持&Q Q(a)电 路 组 成 DRDS约束条件 11DDnDDnSRQRSQ11.1.2 同步同步RS触发器触发器 G1 G2 G3 G4&S C R Q Q&约束条件 01RSQRSQnnC=1期间有效期间有效11.1.3 主从主从JK触发器触发器&(a)电路 S2 Q2 C2 R2 Q2 从触发器 S1 Q1 C1 R1 Q1 主触发器 1 J C K SD RD Q Q 下降沿到来时有效

43、CQKQJQnnn 1 D触发器触发器 D 1nQ 功能 0 0 置 0 1 1 置 1 DQn1nnQTQ1nnQQ1T触触发发器器T触发器触发器 Q Q 01T=1/1/0/0/CPTQQ状状态态图图时时序序图图11.1.4 触发器逻辑功能的转换触发器逻辑功能的转换转换步骤：转换步骤：（1）写出已有触发器和待求触发器的特性方程。）写出已有触发器和待求触发器的特性方程。（2）变换）变换待求触发器的特性方程待求触发器的特性方程，使之形式与已，使之形式与已有触发器的特性方程一致。有触发器的特性方程一致。（3）比较已有和待求触发器的特性方程，根据两）比较已有和待求触发器的特性方程，根据两个方程相等

44、的原则求出转换逻辑。个方程相等的原则求出转换逻辑。（4）根据转换逻辑画出逻辑电路图。）根据转换逻辑画出逻辑电路图。1 1、将、将JK触发器转换为其他触发器触发器转换为其他触发器1J C11KDQQ1CP（2）JK触发器触发器T触发器触发器1J C11KTQQCP（1）JK触发器触发器D触发器触发器（3）JK触发器触发器T触发器触发器nnnQKQJQ1nnQQ1 1J C1 1K 1 Q Q CP 电电路路图图11KJ2 2、将、将D触发器转换为触发器转换为其他其他触发器触发器（1）D触发器触发器 JK触发器触发器nnnQKQJQ1DQn1nnQKQJDJ1D C1QQCP1&1K（2）D触发器

45、触发器T触发器触发器nQTDT1D C1QQCP=1nnQTQ1DQn1（3）D触发器触发器T触发器触发器nQD CP1D C1QQnnQQ1DQn1时序逻辑电路的分析方法时序逻辑电路的分析方法（1 1）由逻辑图写出各触发器的）由逻辑图写出各触发器的时钟方程时钟方程；（2 2）由逻辑图写出各触发器的）由逻辑图写出各触发器的驱动方程驱动方程；（3 3）将驱动方程代入相应触发器的特性方程，求得时）将驱动方程代入相应触发器的特性方程，求得时序逻辑电路的序逻辑电路的状态方程状态方程；（4 4）根据状态方程，列出）根据状态方程，列出状态表状态表；（5 5）画出）画出时序图时序图；Q0 Q1 Q2 J C

46、 K J C K C J C K&Q Q Q Q F0 F1 F2 例：分析图示时序逻辑电路，设初始状态例：分析图示时序逻辑电路，设初始状态000。1,;1,2012011020KQQJQKJKQJnnnn(2)驱动方程：驱动方程：CCCC210(1)时钟方程：时钟方程：1,;1,2012011020KQQJQKJKQJnnnn1,;1,2012011020KQQJQKJKQJnnnn Q0 Q1 Q2 J C K J C K C J C K&Q Q Q Q F0 F1 F2(3)状态方程：状态方程：nnnQQQ0210nnnnnQQQQQ101011nnnnQQQQ21012（4）状态表）状

47、态表nnnQQQ0210nnnnnQQQQQ101011nnnnQQQQ21012 C Q0 Q1 Q2 1 2 3 4 5 （5）时序图：）时序图：Q0 Q1 Q2 11.2.数码寄存器数码寄存器D11DC1Q0 Q0D0FF01DC1Q1 Q1FF11DC1Q2 Q2D2FF21DC1Q3 Q3D3FF3CP无论寄存器中原来的内容是什么，只要送数控制时钟脉冲无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP上升沿到来，加在并行数据输入端的数据上升沿到来，加在并行数据输入端的数据D0D3，就立即被就立即被送入进寄存器中，即有：送入进寄存器中，即有：CPD11DC1Q0 Q0D0FF01D

48、C1Q1 Q1FF11DC1Q2 Q2D2FF21DC1Q3 Q3D3FF3CRRDRDRDRD00000123nnnnQQQQ0123)1(0)1(1)1(2)1(3DDDDQQQQnnnn2、双拍工作方式基本寄存器、双拍工作方式基本寄存器清零。清零。时时，异步清零。即有：，异步清零。即有：0CR送数。送数。时，时，CP上升沿送数。即有：上升沿送数。即有：1CR1 1、单向移位寄存器、单向移位寄存器Q0 Q1 Q2 Q3Di D0 D1 D2 D31D C11D C11D C11D C1Q0 Q1 Q2 Q3FF0 FF1 FF2 FF3CP移位时钟脉冲右移输出右移输入Q0 Q1 Q2 Q3

49、CPCPCPCPCP3210nnniQDQDQDDD2312010、(1)时钟方程：时钟方程：(2)驱动方程：驱动方程：1、由逻辑图写出下列各逻辑方程式、由逻辑图写出下列各逻辑方程式101111.2.移位寄存器移位寄存器Q0 Q1 Q2 Q3Di D0 D1 D2 D31D C11D C11D C11D C1Q0 Q1 Q2 Q3FF0 FF1 FF2 FF3CP移位时钟脉冲右移输出右移输入Q0 Q1 Q2 Q3nnnnnninQQQQQQDQ2)1(31)1(20)1(1)1(0、2、状态方程：、状态方程：nnniQDQDQDDD2312010、DQn)1(nnnnnninQQQQQQDQ2

50、)1(31)1(20)1(1)1(0、3、状态表：、状态表：Q0 Q1 Q2 Q3Di D0 D1 D2 D31D C11D C11D C11D C1Q0 Q1 Q2 Q3FF0 FF1 FF2 FF3CP移位时钟脉冲右移输出右移输入Q0 Q1 Q2 Q3输入现态次态Di CPnnnnQQQQ3210 13121110 nnnnQQQQ说明1 1110 0 0 01 0 0 01 1 0 01 1 1 00 0 0 10 0 1 10 1 1 11 1 1 1连续输入4个 12 2、4 4位左移移位寄存器位左移移位寄存器Q0 Q1 Q2 Q3F0 F1 F2 F3 D0 D1 D2 D3D C