时序逻辑电路-课件.ppt

1、第第8章章时序逻辑电路时序逻辑电路前 言 数字逻辑电路通常分为两大类，一类是组合逻辑电路，另一类是时序逻辑电路。前面介绍的组合逻辑电路的输入只与输出有关且无记忆功能，而时序逻辑电路与组合逻辑电路不同，时序逻辑电路的输出状态不仅取决于当时的输入信号，而且与电路原来的状态有关，当输入信号消失后，电路状态仍维持不变。这种具有存储记忆功能的电路称为时序逻辑电路，简称时序电路。由于时序逻辑电路由具有存储功能的触发器组成，本章首先介绍构成时序电路的基本逻辑单元，即触发器，并介绍由触发器构成的寄存器和计数器等时序电路。8.1触发器 在数字系统中，不但要对数字信号进行算术运算和逻辑运算，而且经常需要对二值信息

2、进行保存，需要有逻辑记忆功能的逻辑电路。我们把能够存储1位二值信息的基本单元电路称为触发器。触发器有两个特点：一是具有两个稳定状态，分别用逻辑0和逻辑1表示；二是在输入信号作用下，可从一种状态翻转到另一种状态，在输入信号取消后，能保持状态不变。触发器种类很多。按触发方式的不同，分为电位触发方式、主从触发方式及边沿触发方式等。按逻辑功能不同，分为RS触发器、D触发器、JK触发器和T触发器等。目前触发器的集成电路种类很多，这里将重点讨论各种触发器的外部逻辑功能及其触发方式，学习如何正确理解并使用触发器。8.1.1触发器综述8.1触发器 把两个与非门的输入端和输出端相互交叉连接，就构成了图8.1.1

3、(a)所示的基本RS触发器。字母上的非号表示输入低电平触发有效。基本RS触发器的逻辑符号如图8.1.1(b)所示，图中R、S处的逻辑非符号“”表示低电平有效。8.1.2基本RS触发器逻辑符号及组成结构18.1触发器 基本RS触发器的逻辑功能如表8.1.1所示。基本RS触发器的特征方程为逻辑功能28.1触发器 图8.1.2(a)所示为同步RS触发器的逻辑图，图8.1.2(b)为其逻辑符号。8.1.3实用触发器同步RS触发器18.1触发器 同步RS触发器属于正电位触发方式。因此，在CP=0期间，无论R端和S端有无输入信号，触发器都不会翻转；而在CP=1期间，R、S端输入信号的变化会使触发器的状态做

4、出相应变化。根据R、S端的输入信号，可得到表8.1.2所示同步RS触发器的逻辑状态表。同步RS触发器的特征方程为 式中，RS=0是约束条件，意味着S和R不能同时为1。8.1触发器8.1触发器 1)主从型JK触发器主从型触发器28.1触发器 主从型JK触发器的全部逻辑功能如表8.1.3所示。根据逻辑状态表，可得到JK触发器的特征方程为8.1触发器 2）主从T触发器 根据逻辑状态表，可得到T触发器的特征方程为 当T=1时，触发器翻转，触发器具有计数功能，此时称为T触发器，其特征方程为8.1触发器 1）边沿型JK触发器 边沿型JK触发器和主从型JK触发器的逻辑功能及特征方程相同，JK触发器的全部逻辑

5、功能见逻辑状态表8.1.3。图8.1.6所示为边沿型JK触发器的逻辑符号。边沿触发器38.1触发器 2）维持阻塞型D触发器 维持阻塞型D触发器是利用电路内部的反馈信号，维持输出状态，阻塞改变输出状态的通道，以达到消除空翻的目的。它由6个与非门组成，其逻辑图和逻辑符号如图8.1.7所示。其中，A、B门构成基本触发器，C、D、E、F门构成导引电路。8.1触发器 D触发器的逻辑关系如表8.1.5所示。表中D为CP上升沿到达时输入端的状态。由逻辑状态表可得D触发器的特性方程为8.1触发器 3）集成边沿触发器 （1）集成边沿双JK触发器74LS112。8.1触发器8.1触发器 （2）集成边沿双D触发器7

6、4LS74。8.1触发器8.1触发器 1)JK触发器改为D触发器 2)D触发器改为JK触发器 8.1.4触发器的应用触发器逻辑功能变换18.1触发器 3)D触发器转换成T触发器 如图8.1.12所示，将D触发器的D端接到端就构成了T触发器。每来一个CP上升沿，触发器就翻转一次。8.1触发器 图8.1.13（a）是用D触发器组成的四位左移移位寄存器。其中，每一个触发器的输出端Q依次连接到下一个触发器的D端，只有第一个触发器的D端接收数据，每当时钟脉冲的上升沿到达时，输入数码移入触发器F1，同时每一个触发器的状态也移给下一个触发器。假设输入数码为1011，那么在移位脉冲的作用下，移位寄存器中数码的

7、移动情况如表8.1.8所示。由表8.1.8可以看出，初始状态各触发器都处于0态，而D1端置1（D1端即指触发器F1的输入端，余类推）。当经过四个CP脉冲后，1011这四位数码就全部移到Q4Q3Q2Q1端，这时，可从四个触发器的Q端得到并行的数码输出。最后一个触发器F4的Q端可以作为串行输出端。如果需要得到串行的输出信号，则只要再输入四个时钟脉冲，四位数码就可以依次从串行输出端送出来。其波形如图8.1.13（b）所示。图8.1.13（a）所示电路是串行输入、串行输出、并行输出单向移位寄存器。移位寄存器28.1触发器8.1触发器8.1触发器8.1触发器 由D触发器构成的四位二进制计数器如图8.1.

8、14(a)所示，波形如图8.1.14(b)所示。计数器38.1触发器8.2寄存器 只具有接收数码和清除原有数码功能的寄存器称为数码寄存器。图8.2.1为由四个D触发器组成的四位数码寄存器的逻辑图8.2.1数码寄存器8.2寄存器 将要输入的二进制数码D4D3D2D1分别接到相应的D触发器的数据输入端D。当寄存器收到寄存命令（时钟脉冲CP=1）后，每个D触发器的状态立即与其D端的数码相一致。这样寄存器就将数码D4D3D2D1寄存起来。由于寄存器中触发器的状态改变是与时钟脉冲CP同步的，故称为同步送数方式。设要输入的数码为1101，分别与每个D触发器的输入端D相连。当寄存器命令到来之后，在每个D触发

9、器的Q端就出现了相应的输入数码，即此时Q4Q3Q2Q1的状态为1101。由D触发器构成的数码寄存器在每次接收数码之前不需要清零，只是在需要清除寄存的数码时，才在各触发器的 端加上置0负脉冲，进行总清。8.2寄存器 图8.2.3是四位单向移位寄存器74195的逻辑符号，它具有右移、并行输入数据、保持及清除等功能。当移位寄存器74195的复位端 为低电平时，立即将四个触发器清零。当 为低电平时，在CP的上升沿作用下，寄存器执行并行送数功能。当 为高电平时，第一级J、输入数据有效，执行J、功能。在CP的上升沿作用下，执行右移功能。逻辑功能如表8.2.2所示。8.2.2移位寄存器四位单向移位寄存器74

10、19518.2寄存器8.2寄存器 目前，各种功能的寄存器组件很多，如TTL电路四位双向移位寄存器74LS194，该寄存器功能较强，除具有清零和保持功能外，还可左移和右移。图8.2.4是4位双向移位寄存器74194的逻辑符号，表8.2.3为其功能表。它具有左移、右移、并行输入数据、保持及清除五种功能。四位双向移位寄存器7419428.2寄存器8.3 计数器 计数器是数字电路和计算机中广泛应用的一种逻辑部件，是由若干触发器构成的一种时序电路，它按预定的顺序改变电路内各触发器的状态，以表征输入的脉冲个数。计数器还可用作定时、分频及节拍发生器等。计数器可按加、减计数顺序构成加法或减法计数器，也可以是既

11、可进行加又可进行减的可逆计数器；计数器按工作方式可以分为异步和同步计数器；按进位值来分，可分为二进制、十进制和其他任意进制计数器。8.3.1计数器的功能和分类8.3 计数器 二进制加法计数器是指当计数脉冲依次输入时，计数器相对应的二进制数是依次增加的 表中列出了4位二进制计数器的计数情况：初始时，计数器置0（Q4Q3Q2Q10000）；计到15时，计数器又回到置0时的全0状态。从表8.3.1可以看到：最低位Q1是每来一个计数脉冲，Q1的状态就变化一次（由0变1或由1变0）；以后各高位触发器则是在它相邻低一位触发器的状态由1变为0（也就是有进位）时，发生状态翻转。因此可用四个JK触发器构成一个四

12、位二进制加法计数器，如图8.3.1所示。8.3.2二进制计数器异步二进制加法计数器18.3 计数器8.3 计数器 同步二进制加法计数器的逻辑电路如图8.3.2所示。图中JK触发器的J端和K端有多个输入，它们之间分别具有与门的逻辑功能，所以无须再外加逻辑与门。同步二进制加法计数器28.3 计数器8.3.3十进制计数器异步十进制加法计数器18.3 计数器8.3 计数器同步十进制加法计数器2 同步加法计数器和异步加法计数器的根本区别是：当计数脉冲CP输入时，所有应该翻转的触发器均应1次翻转完毕，所以计数脉冲输入端直接与各触发器的CP端相连。对于JK触发器来说，触发器在计数脉冲作用后是否翻转取决于J、

13、K端的输入状态，其关系应符合JK触发器逻辑状态表所列的逻辑关系。依次可确定J、K端的状态。图8.3.4所示的同步十进制加法计数器的逻辑图，其工作波形与图8.3.3（b）相同。8.3 计数器8.3 计数器8.3.4集成电路计数器 74193双时钟可逆计数器1 (1)电路及功能。74193为双时钟输入四位二进制同步可逆计数器，其符号如图(a)所示，功能端外引线排列如图(b)所示，其功能表见表8.3.2。8.3 计数器8.3 计数器 (2)功能扩展。利用双时钟计数器的加法计数的进位输出端 或减法计数的借位输出端 ，接到置数控制端 即可以将数据直接置入相应的触发器。因此，改变置数端的数码，便可以连成模

14、数为M的计数器。8.3 计数器 74290异步计数器2 二五十进制计数器74290为异步计数器。图8.3.9所示为74290的逻辑符号和功能端外引线排列图。8.3 计数器 (1)电路结构。二五十进制计数器的整个电路内部分为两个独立的计数单元。第一个计数单元构成模2计数器；第二个计数单元构成模5计数器。(2)74290的电路功能。74290可实现置9功能、置0功能和计数功能，表8.3.7为74290的功能表。(3)功能扩展。用74290组成十以内任意进制计数器。如何构成N进制计数器，利用反馈置零法可用已有的计数器得出小于原进制的计数器。反馈置零法即当满足一定条件时，利用计数器的复位端强迫计数器清

15、零，重新开始新一轮计数。8.3 计数器8.3 计数器8.3.5计数器分析示例 例8.3.1一个计数器的逻辑图如图8.3.11所示，设其初始状态Q3Q2Q1=000，试说明其逻辑功能。8.3 计数器 【解】(1)写出各触发器信号输入端的逻辑表达式（也称计数器的驱动方程）。(2)将初始状态000代入驱动方程，可得 当在CP端输入第1个时钟脉冲后，根据各触发器信号输入端的逻辑状态即可确定各触发器的输出状态；F1翻转为1态，F2、F3维持0态，计数器状态变为001；将这个状态代入驱动方程，便可得到第1个时钟脉冲作用结束后各触发器的输入状态，根据这些状态，确定在CP端输入第2个时钟脉冲后，计数器状态变为

16、010；依此类推，即可得到相应的逻辑状态表（直到计数器恢复初始的000状态），如表8.3.9所示。8.3 计数器8.3 计数器 例8.3.2试分析图8.3.12所示逻辑图，说明它是个具有什么功能的电路。8.3 计数器 【解】(1)写出各触发器驱动方程和时钟方程。各触发器的翻转时刻，F1和F3是每来一个CP触发器状态翻转一次，而F2一定是在Q1输出由1变为0，即有下降沿时，Q2状态发生翻转。2）假设逻辑电路初始状态Q3Q2Q1=000，列出状态转换表如表8.3.10所示。8.3 计数器8.4定时器8.4.1555定时器的结构与工作原理8.4定时器 555定时器由三个5 k电阻R串联构成分压器，对

17、电源UCC实现分压（因为比较器的输入电阻近似为无穷大，所以比较器的两个输入端都不取用电流）。当控制电压CO端悬空时，分压器为比较器C1的同相输入端提供参考电压UR1=（2UCC）/3，为比较器C2的反相输入端提供参考电压UR2=UCC/3。如果控制电压端5（CO）外接固定电压UC，则将使UR1=UC，UR2=UC/2。改变UC就能改变C1、C2的参考电压。阻值相等的三个电阻构成分压器18.4定时器 阈值输入端6（TH）与触发输入端 的外加输入信号和两个参考电压比较，以决定比较器的输出。当阈值输入端的输入信号大于 时，比较器C1输出低电平；当触发输入端加入的触发信号小于 时，比较器C2输出低电平

18、。反之，两个比较器输出高电平。两个电压比较器C1和C228.4定时器 基本触发器由与非门1和2组成。其状态受比较器C1和C2的输出端控制。若C1输出端是低电平，将触发器置0；若C2输出端是低电平，则将触发器置1；若比较器C1、C2输出端同时为高电平，触发器将保持原态。触发器有一个复位端 ，可以从外部加入负脉冲，使触发器置0。平时，保持高电平。VT的状态受基本触发器 端控制：当 =0时，VT截止；=1时，VT导通。基本触发器3放电晶体管VT48.4定时器555定时器的逻辑功能表如表8.4.1所示。输出缓冲级（与非门3）58.4定时器 1）电路的组成 组成施密特触发器的电路类型很多。由555定时器

19、组成的施密特触发器的电路如图8.4.3（a）所示。只需将555定时器的阈值输入端6（TH）和触发输入端2 接在一起作为信号输入端，放电端7通过电阻R接电源UDD，即构成了施密特触发器。2）工作原理 首先，我们来看外加输入信号uI从小逐渐升高的过程。由555定时器的功能表可知：（1）当uIUCC/3时，uO1=uO2=1。（2）当UCC/3uI(2UCC)/3时，输出状态第一次翻转，uO1=uO2=0。因此，UT+=(2UCC)/3。用555定时器组成施密特触发器28.4定时器 其次，再看uI从高于(2UCC)/3开始下降的过程。（1）当UCC/3uI(2UCC)/3时，uO1=uO2=0保持不

20、变。（2）当uIUCC/3时，输出状态才产生第二次翻转，uO1=uO2=1。因此，UT-=UCC/3。根据上述分析，可在输出端得到矩形波。假设uI为三角波，工作波形如图8.4.3(b)所示。由此可得回差电压UT=UT+-UT-=UCC/3。如果在CO端接入控制电压UC，这时UT+=UC，UT-=UC/2，UT=UC/2。所以只要改变UC的数值，就可调节UT的大小。8.4定时器8.4定时器 1）电路组成由555定时器构成的多谐振荡器电路如图8.4.4所示，其中R1、R2和C是外接的定时元件。2）工作原理 多谐振荡器有两个暂稳态：一个暂稳态是电容C被充电，另一个暂稳态是电容C放电。输出是矩形波，其

21、波形图如图8.4.5所示。用555定时器构成多谐振荡器38.5 时序逻辑电路仿真实例 1.两片74LS161组成二十四进制计数器8.5 时序逻辑电路仿真实例2.用555组成两种基本应用电路：单稳态触发器和方波信号发生器。8.5 时序逻辑电路仿真实例8.5 时序逻辑电路仿真实例8.5 时序逻辑电路仿真实例 本 章 小 结 （1）触发器是时序逻辑电路中最重要的基本逻辑单元。同一种类型的触发器，可以用不同的电路结构形式来实现。反之，同一种电路结构形式，可以构成具有不同功能的各种类型的触发器。例如，主从结构形式不仅可以构成RS触发器，也可以构成JK、D等类型的触发器。所以，不要把触发器的逻辑功能和结构

22、形式混为一谈。触发器的控制信号分为三类：一是置位和复位信号，对触发器置1或置0，有同步和异步两种，前者受时钟信号控制，后者不受时钟信号控制；二是时钟脉冲信号，决定触发器何时发生状态的改变；三是输入信号，在时钟脉冲的作用下控制触发器的状态。（2）时序电路中除触发器外，常用的时序逻辑部件还有寄存器、计数器等。寄存器是存放数码的部件，它必须具有记忆功能。一个触发器可以存储一位二进制代码，用n个触发器就可以组合成能存储n位二进制代码的寄存器。计数器可用来计算脉冲的数目，进而可以用于数字控制、测量和运算。本 章 小 结 （3）时序逻辑电路按其工作方式可分为两大类。同步时序逻辑电路。同步是指电路中所有触发器的时钟输入端在同一个时钟脉冲控制下，触发器的翻转与该时钟脉冲同步。在这类电路中，存储电路的状态变更是靠时钟脉冲同步的。只有在时钟脉冲的特定时刻（脉冲的上升沿或下降沿）才同时更新存储电路的所有状态。异步时序逻辑电路。异步是指电路中所有触发器的时钟输入端不是在一个时钟控制下，有的触发器翻转与外加的时钟信号不同步。（4）555定时器是一种应用广泛的集成器件。以此器件为基础，外配少量的电阻、电容元件，即可组成单稳态触发器、施密特触发器和多谐振荡器等多种波形产生和整形电路。除555定时器外，目前还有556（双定时器）、558（4定时器）等产品。