医疗影像传输记录一体化专业处理系统课件.ppt

1、18:361复杂时序系统复杂时序系统1.关联状态机关联状态机(Linked state machine）2.数据处理器数据处理器/控制器划分（控制器划分（Datapath/controller）3.微处理器及其操作指令复习微处理器及其操作指令复习4.简化的微处理器简化的微处理器ASM图图5.微处理器的微处理器的VHDL描述描述18:362Linked state machine1 1、简单的交通灯例子、简单的交通灯例子1 1）设计问题描述）设计问题描述 要求设计一套交叉路口交通信号灯，该路口有一条交通干线与支线，要求设计一套交叉路口交通信号灯，该路口有一条交通干线与支线，支线上装有传感器，当支

2、线有车通过时，传感器输出信号支线上装有传感器，当支线有车通过时，传感器输出信号CAR1。正常。正常的工作状态是干线亮绿灯，支线亮红灯；当的工作状态是干线亮绿灯，支线亮红灯；当CAR1时，干线亮红灯，支时，干线亮红灯，支线亮绿灯，线亮绿灯，并开始计时，当支线绿灯亮并开始计时，当支线绿灯亮256个时钟周期后个时钟周期后，重新回到正常，重新回到正常工作状态（干线亮绿灯，支线亮红灯）。工作状态（干线亮绿灯，支线亮红灯）。18:363Linked state machine1 1、简单的交通灯例子、简单的交通灯例子2 2）ASMASM图（包括控制器和计数器）图（包括控制器和计数器）18:364Linke

3、d state machine2 2、controller/datapathcontroller/datapath partition partition1 1）法一（硬件子程序法）法一（硬件子程序法）在控制器中，当在控制器中，当CAR检测到时，检测到时，START作为条件输出；同时作为条件输出；同时START也作为第二个状态机的输入，用于启动第二个状态机从也作为第二个状态机的输入，用于启动第二个状态机从IDLE状态进状态进入计数序列。入计数序列。当第二个状态机完成计数时，输出信号当第二个状态机完成计数时，输出信号TIMED；TIMED同时作为同时作为第一个状态机的输入，用于启动控制器从第一个

4、状态机的输入，用于启动控制器从RG。18:365Linked state machine2 2、controller/datapathcontroller/datapath partition partition1 1）法一（硬件子程序法）法一（硬件子程序法）注意：注意：当当STARTSTART有效时，启动第二个状态机。所以第二个状态机可以看有效时，启动第二个状态机。所以第二个状态机可以看作一个作一个“硬件子程序硬件子程序”。不同于软件子程序，不同于软件子程序，“硬件子程序硬件子程序”必需存在硬件与之对应，即必需存在硬件与之对应，即使不处于有用状态时，也要在工作。所以状态使不处于有用状态时，也

5、要在工作。所以状态IDLEIDLE是不可少的。是不可少的。18:366Linked state machine2 2、controller/datapathcontroller/datapath partition partition2 2）法二）法二不同于法一，右边的状态机是一个常规的计数器。这里在不同于法一，右边的状态机是一个常规的计数器。这里在datapath/controller分离的时候，利用了标准的元件。分离的时候，利用了标准的元件。计数器，在状态计数器，在状态S255，TIMED作为条件输出；同时用于控制控制器从作为条件输出；同时用于控制控制器从R-G。控制器，在状态控制器，在状

6、态R输出信号输出信号ENABLE，允许计数器进行计数。，允许计数器进行计数。18:367Linked state machine2 2、controller/datapathcontroller/datapath partition partition2 2）法二）法二18:368Datapath/controller partition1 1、controller/datapathcontroller/datapath partition partition数据处理器（数据处理器（datapathdatapath）可以方便地看作一个时序系统，其中的一）可以方便地看作一个时序系统，其中的一些功

7、能元件可以复用以前已经设计好的一些功能模块。些功能元件可以复用以前已经设计好的一些功能模块。18:369Datapath/controller partition2 2、交通灯例子说明、交通灯例子说明如前面交通灯的例子，左边的状态机对应于控制器，右边的计数器对如前面交通灯的例子，左边的状态机对应于控制器，右边的计数器对应于数据处理器。应于数据处理器。TIMED信号是处理器输出的状态信号信号是处理器输出的状态信号status signal,ENABLE信号是控制器输出的控制信号信号是控制器输出的控制信号control signal。18:3610Datapath/controller parti

8、tion3 3、寄存器传送操作（、寄存器传送操作（register transfer operations)register transfer operations)数据处理器的功能通常由寄存器操作完成，而系统的处理功能通数据处理器的功能通常由寄存器操作完成，而系统的处理功能通常由数据处理器完成，所以可以从寄存器传送操作的观点来描述常由数据处理器完成，所以可以从寄存器传送操作的观点来描述一个系统。一个系统。寄存器传送操作可以用寄存器传送操作可以用ASMASM图的符号来表示。图的符号来表示。Z Z在状态末置为在状态末置为1 1，直到重新赋值才改变。，直到重新赋值才改变。不同于不同于ENABLEE

9、NABLE信号，只在这个状态中为信号，只在这个状态中为1 1，其余为，其余为0 018:3611Datapath/controller partition4 4、一个复杂的例子、一个复杂的例子由寄存器传送操作来描述数据处理功能。由寄存器传送操作来描述数据处理功能。当当A0时，作左移操作（时，作左移操作（multiply 2），当），当A1，X00作右移操作作右移操作（divide 2)。1 1）ASMASM图图18:3612Datapath/controller partitionS1S0AX0S1+S0+000X0100111000101101XX0010XX0011XX004 4、一个复杂

10、的例子、一个复杂的例子2 2）状态转移表）状态转移表3 3）次态方程）次态方程18:3613Datapath/controller partition4 4、一个复杂的例子、一个复杂的例子4 4）多路选择器法实现数据处理部分）多路选择器法实现数据处理部分S1，S0作为多路选择器的控制端，用于控制作为多路选择器的控制端，用于控制3个寄存器个寄存器B2，B1和和B0在相应的在相应的状态执行的操作。状态执行的操作。举例：举例：S1S010时，时，B2B2.B1.B018:3614微处理器及其操作指令复习微处理器及其操作指令复习1 1、简化的微处理器、简化的微处理器功能简单只能做两个数的加减法功能简单

11、只能做两个数的加减法内存量小内存量小32X8bit的的RAM字长字长8位（系统总线位（系统总线8位）位）18:3615微处理器及其操作指令复习微处理器及其操作指令复习1 1、简化的微处理器、简化的微处理器Sequencer是控制部件。程序计数器是控制部件。程序计数器PC、算术逻辑部件、算术逻辑部件ALU、数据存储、数据存储器器RAM、指令寄存器、指令寄存器IR为为4个数据处个数据处理功能部件，它们都可以驱动总线，理功能部件，它们都可以驱动总线，但在任一时刻，都只能有但在任一时刻，都只能有1个功能部个功能部件在总线上输出有效数据。件在总线上输出有效数据。PC，每次运行之前，先复位成全，每次运行之

12、前，先复位成全0，当取出一条指令后，当取出一条指令后，PC加加1。ACC是累加器，用以存储微处理器运是累加器，用以存储微处理器运行期间的中间结果。行期间的中间结果。MAR是地址寄存器，接收来自是地址寄存器，接收来自PC的的地址码，送到地址码，送到RAM中。中。MDR是数据寄存器，通过是数据寄存器，通过MAR提供提供的地址码，从的地址码，从RAM中读出数据。中读出数据。18:3616微处理器及其操作指令复习微处理器及其操作指令复习2 2、复习两种寻址方式、复习两种寻址方式微处理器通过执行指令使控制器完成程序操作。微处理器通过执行指令使控制器完成程序操作。指令寄存器指令寄存器IR通常包括两部分：指

13、令段地址字段通常包括两部分：指令段地址字段立即数寻址方式（立即数寻址方式（immediate addressing)：有部分指令所用的操作：有部分指令所用的操作数就在指令中提供。数就在指令中提供。直接寻址方式（直接寻址方式（direct addressing)：使用直接寻址方式，数据总是：使用直接寻址方式，数据总是在存储器中，存储单元的有效地址由指令直接指出，所以直接寻在存储器中，存储单元的有效地址由指令直接指出，所以直接寻址是对存储器进行访问时可采用的最简单的方式。址是对存储器进行访问时可采用的最简单的方式。本章中微处理器例子采用直接寻址方式。本章中微处理器例子采用直接寻址方式。18:361

14、7微处理器及其操作指令复习微处理器及其操作指令复习3 3、指令举例、指令举例Load R9;000 01001 把把R9中的数据存入累加器中的数据存入累加器ACCAdd RA;010 01010 把把RA中的数据与中的数据与ACC相加，结果存入相加，结果存入ACCSub RB;011 01011 把把ACC中的数据与中的数据与RB相减，结果存入相减，结果存入ACC；Store RC;001 01100 把把ACC中的数据存入中的数据存入RC假设指令寄存器为假设指令寄存器为8位，其中指令码占位，其中指令码占3位，地址码占位，地址码占5位，所以数据存位，所以数据存储器的大小为储器的大小为328bi

15、t。RAM用于存放指令（程序）和数据。用于存放指令（程序）和数据。18:3618简化的微处理器简化的微处理器ASM图图1 1、指令（、指令（instruction)instruction)Load:000;Store:001;Add:010;Sub:011;Bne:100;(*)-Branch_Not_zero_at _acc_Examine,ALU有个有个Flags标志标志18:3619简化的微处理器简化的微处理器ASM图图2 2、SequencerSequencer输出的控制信号输出的控制信号18:3620简化的微处理器简化的微处理器ASM图图3 3、ASMASM图（没考虑图（没考虑op=

16、bneop=bne分支）分支）这个这个ASMASM图中包含了寄存器传送操作。图中包含了寄存器传送操作。18:3621简化的微处理器简化的微处理器ASM图图4 4、ASMASM图（考虑图（考虑BNEBNE）18:3622简化的微处理器简化的微处理器ASM图图4 4、ASMASM图（考虑图（考虑BNEBNE）考虑累加器考虑累加器ACC中的数据是否为中的数据是否为0。ALU输出的输出的z_flag决定决定PC载入哪个目标地址。载入哪个目标地址。ACCMDR 等效于等效于 MDR_bus,load_ACC PC MDR 等效于等效于 MDR_bus,load_PC;所以要增加一个控制信号所以要增加一个

17、控制信号load_PC;MDR_bus:drive bus with contents of MDRLoad_ACC:load ACC from bus18:3623简化的微处理器简化的微处理器ASM图图5 5、ASMASM图（考虑图（考虑BNEBNE，ASMASM图中用控制信号代替寄存器操作）图中用控制信号代替寄存器操作）18:3624微处理器的微处理器的VHDL描述描述微处理器可以分为：微处理器可以分为：控制器控制器Sequencer 功能部件功能部件ALU、PC、IR、RAM注意：注意：这些功能部件都描述成时序系统，有统一的时钟这些功能部件都描述成时序系统，有统一的时钟。18:3625微

18、处理器的微处理器的VHDL描述描述1 1、程序包、程序包 程序包中包含了总线宽度、操作指令宽度、枚举类型的操作符、程序包中包含了总线宽度、操作指令宽度、枚举类型的操作符、以及枚举类型的操作符与二进制指令代码之间的转换函数。以及枚举类型的操作符与二进制指令代码之间的转换函数。程序包可以被各个模块包含调用。程序包可以被各个模块包含调用。library ieee;use ieee.std_logic_1164.all;package cpu_defs is type opcode is(load,store,add,sub,bne);constant word_w:natural:=8;-总线宽度总

19、线宽度 constant op_w:natural:=3;-操作指令宽度操作指令宽度 constant rfill:std_logic_vector(op_w-1 downto 0):=(others=0);function slv2op(slv:in std_logic_vector)return opcode;function op2slv(op:in opcode)return std_logic_vector;end package cpu_defs;18:3626微处理器的微处理器的VHDL描述描述package body cpu_defs is type optable is ar

20、ray(opcode)of std_logic_vector(op_w-1 downto 0);constant trans_table:optable:=(000,001,010,011,100);function op2slv(op:in opcode)return std_logic_vector is begin return trans_table(op);end function op2slv;function slv2op(slv:in std_logic_vector)return opcode is variable transop:opcode;begin for i in

21、 opcode loop if slv=trans_table(i)then transop:=i;end if;end loop;18:3627微处理器的微处理器的VHDL描述描述-slv2op的另外一种描述法的另外一种描述法-case slv is-when 000=transop:=load;-when 001=transop:=store;-when 010=transop:=add;-when 011=transop:=sub;-when 100=transop:=bne;-end case;return transop;end function slv2op;end cpu_def

22、s;18:3628微处理器的微处理器的VHDL描述描述2 2、控制器、控制器sequencersequencer 根据根据ASMASM图（图（P151P151），采用二进程法描述状态机（），采用二进程法描述状态机（P154P154155155）library ieee;use ieee.std_logic_1164.all;use work.cpu_defs.all;entity sequencer is port(clock,reset:in std_logic;op:in opcode;z_flag:in std_logic;ACC_bus,load_ACC,PC_bus,load_PC,

23、load_IR,load_MAR,MDR_bus,load_MDR,ALU_ACC,ALU_add,ALU_sub,INC_PC,Addr_bus,CS,R_NW:out std_logic );end entity sequencer;18:3629微处理器的微处理器的VHDL描述描述architecture rtl of sequencer is type state is(s0,s1,s2,s3,s4,s5,s6,s7,s8,s9);signal present_state,next_state:state;begin seq:process(clock,reset)is begin i

24、f reset=1 then present_state=s0;elsif rising_edge(clock)then present_state=next_state;end if;end process seq;-时序进程时序进程18:3630微处理器的微处理器的VHDL描述描述 com:process(present_state,op,z_flag)is begin -给所有控制信号赋一个默认值给所有控制信号赋一个默认值 ACC_bus=0;load_ACC=0;PC_bus=0;load_PC=0;CS=0;R_NW PC_bus=1;load_MAR=1;INC_PC=1;load

25、_PC=1;next_state CS=1;R_NW=1;next_state end case;end process com;End rtl;18:3632微处理器的微处理器的VHDL描述描述3 3、算术逻辑部件、算术逻辑部件ALUALUlibrary ieee;use ieee.std_logic_1164.all；Use ieee.std_logic_unsigned.all;-位矢量相加在位矢量相加在unsigned程序包中。程序包中。use work.cpu_defs.all;entity ALU is port(clock,reset:in std_logic;ACC_bus,l

26、oad_ACC,ALU_ACC,ALU_add,ALU_sub:in std_logic;z_flag:out std_logic；sysbus:inout std_logic_vector(word_w-1 downto 0);end entity ALU;architecture rtl of ALU is signal acc:std_logic_vector(word_w-1 downto 0);constant zero:std_logic_vector(word_w-1 downto 0):=(others=0);18:3633微处理器的微处理器的VHDL描述描述3 3、算术逻辑部

27、件、算术逻辑部件ALUALUbegin sysbus Z);z_flag=1 when acc=zero else 0;process(clock,reset)is begin if reset=1 then acc 0);18:3634微处理器的微处理器的VHDL描述描述elsif rising_edge(clock)then if load_ACC=1 then -load ACC from bus if ALU_ACC=1 then -load ACC with result from ALU if ALU_add=1 then acc=acc+sysbus;elsif ALU_sub=

28、1 then acc=acc-sysbus;end if;else acc=sysbus;end if;end if;end if;end process;end rtl;18:3635微处理器的微处理器的VHDL描述描述4 4、程序计数器、程序计数器PCPClibrary ieee;use ieee.std_logic_1164.all；Use ieee.std_logic_unsigned.all;use work.cpu_defs.all;entity PC is port(clock,reset:in std_logic;PC_bus,load_PC,INC_PC:in std_ulo

29、gic;sysbus:inout std_logic_vector(word_w-1 downto 0);end entity PC;18:3636微处理器的微处理器的VHDL描述描述architecture rtl of PC is signal count:std_logic_vector(word_w-op_w-1 downto 0);begin sysbus Z);-PC输出的指令地址码是输出的指令地址码是5位的，而总线是位的，而总线是8位的，所以要填满位的，所以要填满8位位 process(clock,reset)is begin if reset=1 then count 0);1

30、8:3637微处理器的微处理器的VHDL描述描述 elsif rising_edge(clock)then if load_PC=1 then if INC_PC=1 then -INC_PC:increment PC and save the result in PC count=count+1;else count=sysbus(word_w-op_w-1 downto 0);end if;end if;end if;end process;end rtl;18:3638微处理器的微处理器的VHDL描述描述5 5、指令寄存器、指令寄存器IRIRlibrary ieee;use ieee.s

31、td_logic_1164.all;use work.cpu_defs.all;entity IR is port(clock,reset:in std_logic;Addr_bus,load_IR:in std_logic;op:out opcode;sysbus:inout std_logic_vector(word_w-1 downto 0);end entity IR;architecture rtl of IR is signal instr_reg:std_logic_vector(word_w-1 downto 0);18:3639微处理器的微处理器的VHDL描述描述begin

32、sysbus Z);op=slv2op(instr_reg(word_w-1 downto word_w-op_w);process(clock,reset)is begin if reset=1 then instr_reg 0);elsif rising_edge(clock)then if load_IR=1 then -load_IR:load IR from BUS;instr_reg=sysbus;end if;end if;end process;end architecture rtl;18:3640微处理器的微处理器的VHDL描述描述6 6、数据存储器、数据存储器RAM(RA

33、M(P149P149控制信号的含义控制信号的含义）library ieee;use ieee.std_logic_1164.all；use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;use work.cpu_defs.all;entity RAM is port(clock,reset:in std_logic;MDR_bus,load_MDR,load_MAR,CS,R_NW:in std_logic;sysbus:inout std_logic_vector(word_w-1 downto 0);end entity

34、RAM;architecture rtl of RAM is signal mdr:std_logic_vector(word_w-1 downto 0);-数据寄存器数据寄存器 signal mar:std_logic_vector(word_w-op_w-1 downto 0);-地址寄存器地址寄存器18:3641微处理器的微处理器的VHDL描述描述Begin -与上次课讲的与上次课讲的SRAM相似相似 sysbus Z);process(clock,reset)is type mem_array is array (0 to 2*(word_w-op_w)-1)of std_logic_

35、vector(word_w-1 downto 0);variable mem:mem_array;constant prog:mem_array:=(-定义一段程序定义一段程序 0=op2slv(load)&conv_std_logic_vector(4,word_w-op_w),-conv_std_logic_vector转换函数将整数转换函数将整数4转换为转换为word_w op_w -大小的位矢量，这个函数在大小的位矢量，这个函数在arith程序包中。程序包中。18:3642微处理器的微处理器的VHDL描述描述 1=op2slv(add)&conv_std_logic_vector(5,

36、word_w-op_w),2=op2slv(store)&conv_std_logic_vector(6,word_w-op_w),3=op2slv(bne)&conv_std_logic_vector(7,word_w-op_w),4=conv_std_logic_vector(2,word_w),5=conv_std_logic_vector(2,word_w),others=(others=0);begin if reset=1 then mdr 0);mar 0);mem:=prog;18:3643微处理器的微处理器的VHDL描述描述 Elsif rising_edge(clock)t

37、hen if load_MAR=1 then mar=sysbus(word_w-op_w-1 downto 0);elsif load_MDR=1 then mdr=sysbus;elsif CS =1 then if R_NW=1 then mdr clock,reset=reset,op=op,z_flag=z_flag,ACC_bus=ACC_bus,load_ACC=load_ACC,PC_bus=PC_bus,load_PC=load_PC,load_IR=load_IR,load_MAR=load_MAR,MDR_bus=MDR_bus,load_MDR=load_MDR,ALU

38、_ACC=ALU_ACC,ALU_add=ALU_add,ALU_sub=ALU_sub,INC_PC=INC_PC,Addr_bus=Addr_bus,CS=CS,R_NW=R_NW);i1:IR p1:PC a1:ALU r1:RAM End top;18:3648微处理器的微处理器的VHDL描述描述8 8、testbenchtestbench（测试文件测试文件）library ieee;use ieee.std_logic_1164.all;use work.cpu_defs.all;entity testcpu isend entity testcpu;architecture tb

39、of testcpu is component CPU is port(clock,reset:in std_logic;sysbus:inout std_logic_vector(word_w-1 downto 0);end CPU;18:3649微处理器的微处理器的VHDL描述描述8 8、testbenchtestbench（测试文件测试文件）signal clock,reset:std_logic:=0;signal sysbus:std_logic_vector(word_w-1 downto 0);begin c1:CPU port map(clock,reset,sysbus);r

40、eset=1 after 1 ns,0 after 2 ns;clock=not clock after 10 ns;end architecture tb;18:3650微处理器的微处理器的VHDL描述描述9 9、configurationconfiguration（配置配置）当一个实体对应多个结构体时，用于指定，我们所需要用的结构体。当一个实体对应多个结构体时，用于指定，我们所需要用的结构体。参考书参考书P47P47Configuration 配置名配置名 of 实体名实体名 is 配置说明；配置说明；End 配置名；配置名；For c1:cpu -配置说明的格式配置说明的格式 use entity work.cpu(top);End for;