SARADC进展--核探测与核电子学国家重点实验室课件.ppt

1、王铮2009-4-21中科院“核探测技术与核电子学重点实验室”年会高能所高能所ASIC研究进展研究进展四通道四通道GEMGEM读出芯片、四通道读出芯片、四通道PETPET读出芯片测试结果读出芯片测试结果完成完成1010位位SARSAR型型ADCADC芯片的设计（芯片的设计（20082008年年1212月）月）1212位线性放电位线性放电ADCADC原型电路的试制原型电路的试制(2008(2008年年1111月月)及初及初步测试结果步测试结果多路模拟流水线多路模拟流水线+并行多路并行多路ADCADC芯片的设计芯片的设计国际合作国际合作四通道多阳极PMT读出芯片输入级输入级-RGC-RGC型电流运

2、放型电流运放CR-RCCR-RC有源滤波成形有源滤波成形芯片版图设计芯片版图设计2007.112007.11完成第一版设计完成第一版设计测试电路测试电路被测芯片被测芯片多阳极PMT读出芯片性能测试积分非线性测试结果积分非线性测试结果极零相消前的脉冲极零相消前的脉冲极零相消后的信号极零相消后的信号051015202530050100150200250300350400输出信号相对高度输入信号（mV50）ASIC2_1输出信号 线形拟合051015202530050100150200250300350400450500550输出信号相对高度输入信号（mV50）ASIC2_1OUT ASIC2_2O

3、UT ASIC2_3OUT ASIC2_4OUT 插件放大器 PET用放大电路4 4通道增益一致性测量通道增益一致性测量 2%2%对照组对照组对照组对照组4 4个被测通道个被测通道输入幅度输入幅度输出幅度输出幅度多学科中心给出的散点图测试结果多学科中心给出的散点图测试结果2008.8 2008.8 拿到设计样拿到设计样片，测试工作需要与片，测试工作需要与多学科中心协调、合多学科中心协调、合作，进展不是非常快作，进展不是非常快 作为首枚用于作为首枚用于PETPET读出的四读出的四通道芯片，设计是成功的。通道芯片，设计是成功的。将改进、优化设计，提高性将改进、优化设计，提高性能指标，达到实用化的要

4、求。能指标，达到实用化的要求。4通道GEM读出芯片20072007年年1111月完成设计，样片生产已完成月完成设计，样片生产已完成功能功能电荷灵敏前置放大器电荷灵敏前置放大器极零相消极零相消成形电路（时间常数成形电路（时间常数2uS2uS）等效到输入噪声等效到输入噪声403e403e单通道原理图单通道原理图电荷灵敏前放电荷灵敏前放芯片版图芯片版图CR-RCCR-RC成形电路设计成形电路设计4通道GEM读出芯片测试输入信号波形输入信号波形经电荷积分、极经电荷积分、极零相消后波形零相消后波形经积分成形后的波形经积分成形后的波形 芯片四个通道中的一个通芯片四个通道中的一个通道功能正确，能够实现对输入

5、道功能正确，能够实现对输入信号的电荷积分、极零相消，信号的电荷积分、极零相消，积分成形等功能。其它三个通积分成形等功能。其它三个通道的输出的信号成形时间常数道的输出的信号成形时间常数不正确。不正确。需要改进的方面：需要改进的方面：（1 1）四个测量通道的工作点不一致）四个测量通道的工作点不一致性大性大（2 2）用于电荷积分放电的）用于电荷积分放电的MOSMOS管的设管的设计部分需要改进，以保证芯片在不同计部分需要改进，以保证芯片在不同的工作条件下（如温度、电源电压）的工作条件下（如温度、电源电压）都能够正常工作。都能够正常工作。10bit 3.3Ms/s 逐次逼近ADC7基于传统结构改进基于传

6、统结构改进混合信号设计的初次实现：混合信号设计的初次实现：模拟流程模拟流程:采样保持、比较器、子采样保持、比较器、子DAC数字流程数字流程:逐次逼近寄存器和控制逻辑逐次逼近寄存器和控制逻辑混合流程混合流程:数模混合仿真数模混合仿真性能指标性能指标:精度精度:10bit采样率：采样率：3.3Msample/s系统时钟系统时钟:50MHz单次变换工作周期：单次变换工作周期：16芯片面积：芯片面积：2.2*1.9 mm2芯片提交：芯片提交：2008.12裸片接收：裸片接收：2009.4SARADC-基于传统结构的改进采样保持：采样保持：1.采用全差分结构，抑制时钟馈通和偶次谐波采用全差分结构，抑制时

7、钟馈通和偶次谐波2.采用自动消零采保结构，消除运放失调采用自动消零采保结构，消除运放失调3.采用开关电容共模反馈，降低功耗，提高速度采用开关电容共模反馈，降低功耗，提高速度子子DAC：1.采用阻容混合结构，降低对版图的匹配要求，减少器件总数采用阻容混合结构，降低对版图的匹配要求，减少器件总数2.在版图中采用共心结构，并使得连线长度也成相应权重增长，使在增在版图中采用共心结构，并使得连线长度也成相应权重增长，使在增加寄生电容影响之后，总电容也保持良好匹配性加寄生电容影响之后，总电容也保持良好匹配性比较器：比较器：1.采用自动消零结构，抑制比较器失调采用自动消零结构，抑制比较器失调总体设计：总体设

8、计：1.采用衬底隔离技术，降低数字部分对模拟的串扰采用衬底隔离技术，降低数字部分对模拟的串扰8线性放电ADC的原型设计9模拟内核的设计：模拟内核的设计：带隙基准、零温漂参考电流产带隙基准、零温漂参考电流产生、斜坡电压产生器、比较器生、斜坡电压产生器、比较器数字部分基于片外数字部分基于片外FPGA，保，保证安全性和易测性，降低风险证安全性和易测性，降低风险精度精度12bit，可选，可选8bit、10bit时钟频率：时钟频率：40MHz芯片面积：芯片面积：1.7*1.1 mm2流片提交：流片提交：2008.11裸片接收：裸片接收：2009.03测试基于测试基于Altera DE2开发板以开发板以及

9、自制测试子板，以及自制测试子板，以14bitADC测其斜坡输出电压线性度，以测其斜坡输出电压线性度，以14bitDAC为输入源，测其变换为输入源，测其变换有效精度有效精度初步测试结果10左上：连续脉冲下的斜坡电压输出及过阈变换左上：连续脉冲下的斜坡电压输出及过阈变换停止信号停止信号右上：输出斜坡电压线性度初测右上：输出斜坡电压线性度初测右下：基于固定直流电平输入的均值右下：基于固定直流电平输入的均值标准标准差初测，差初测，12bit，8000count下：下：avg=2154.76，std=1.49bit，max-min=9bit多路模拟流水线+并行多路ADC原型设计模拟流水线：基于开关电容阵

10、列模拟流水线：基于开关电容阵列设计，可实现模拟流水线功能或设计，可实现模拟流水线功能或向高速波形采样功能优化向高速波形采样功能优化多路并行多路并行ADC：基于线性放电：基于线性放电ADC设计，成本低，功耗、面设计，成本低，功耗、面积小，精度高积小，精度高计数器：计数器：12位纯格雷码计数器，位纯格雷码计数器，降低噪声降低噪声LVDS时钟输入，串行数字输出时钟输入，串行数字输出8通道，流水线深度通道，流水线深度32，采样频率采样频率vs精度：低中频精度：低中频12bit、中高频、中高频10bit、高频、高频8bitADC精度精度12bit，可选，可选8bit/10bit工作时钟工作时钟50MHz

11、/100MHz可选可选可选输出可选输出/工作方式：流水线选工作方式：流水线选通模拟电平输出、流水线刻度模通模拟电平输出、流水线刻度模式、式、ADC刻度及测试模式、片刻度及测试模式、片内模拟内模拟/数字电平选通测试输出数字电平选通测试输出11结构示意图12芯片面积：芯片面积：3.2*2.3 mm2，2009.03 提交流片提交流片国际合作国际合作法国法国LALLAL实验室实验室20082008年年6 6月派人（月派人（5 5个月）合作完成个月）合作完成1616通道通道PMTPMT读出读出芯片芯片PARISROCPARISROC芯片芯片Ver.1Ver.1设计设计20082008年年1111月派人

12、（月派人（1212个月）参与个月）参与PARISROCPARISROC芯片芯片Ver.2Ver.2设计改进设计改进法国法国CPPMCPPM计划计划20092009年年6 6月派人参加月派人参加ATLAS Silicon PixelATLAS Silicon Pixel探测探测器器3D3D电子学方面的研究电子学方面的研究PARISROCPhotomultiplier ARray Integrated in SiGe Read Out Chip Is a complete read out chip in AMS SiGe 0.35mm technology for photomultiplier

13、s array.It is made to allow triggerless acquisition for next generation neutrino experiments and astrophysics The ASIC integrates 16 independent channels with variable gain and provides charge and time measurement by a 12-bit ADC and a 24-bits Counter.It belongs to an R&D program funded by French na

14、tional agency for research(ANR)and called PMm2(ref.ANR-06-BLAN-0186)PMM2:“Innovative electronics for photodetectors array used in High Energy Physics and Astroparticles”.These detectors will take place for instance in megaton size water Cerenkov and will require very large surface of photodetection.

15、The project propose to segment the very large surface of photodetection in macro pixels made of 16 photomultiplier tubes connected to an autonomous front-end electronics.PMm2 ASIC ARCHITECTURE(analog part)CRRC2Slow Shaper(50,100,200 ns)Fast Shaper(15ns)16 chargeinputs 1 digital chargeoutputTrack&hol

16、dDiscri1 ext.Common HoldVariable GainAmplifier(1-5)Gain Correction(8bits)DAC10 bits variabledelay BandgapVref SSHVref FSHVref SSHInternal readChannel 1Channel 16ReadHold12 bitsADC 24 bits counter10MHzabsolute time measurementThreshold DAC4 bits16 Trigger outputsOR1 OR outputMAROCSPIROCSPIROC likeNEWTrack&hold12 bitsADC1 digital timeoutput rampTDCCommonbloc in channel bloc