同步时序逻辑电路课件.ppt

1、12什么是同步时序逻辑电路时序逻辑电路存储部件基本元素：触发器同步时序逻辑电路的分析同步时序逻辑电路的设计3数字逻辑电路按其工作特点可以分成两大类：组合数字逻辑电路按其工作特点可以分成两大类：组合逻辑电路和时序逻辑电路。逻辑电路和时序逻辑电路。组合逻辑电路是指：电路在任何时刻所产生的输出，组合逻辑电路是指：电路在任何时刻所产生的输出，都仅取决于该时刻电路的输入。都仅取决于该时刻电路的输入。时序逻辑电路是指：任何时刻电路的输出不但取决时序逻辑电路是指：任何时刻电路的输出不但取决于该时刻电路的输入，还取决于电路过去的输入。于该时刻电路的输入，还取决于电路过去的输入。时序逻辑电路按其工作方式不同，又

2、分为同步时序时序逻辑电路按其工作方式不同，又分为同步时序逻辑电路（有统一的时钟信号）和异步时序逻辑电路逻辑电路（有统一的时钟信号）和异步时序逻辑电路（无统一的时钟信号）（无统一的时钟信号）。本章介绍同步时序逻辑电路的分析和设计。本章介绍同步时序逻辑电路的分析和设计。41JC11K1JC11K1JC11K&FF1FF0FF2ZCPQ2Q1Q0CP1JC11K1JC11K1JC11K&FF1FF0FF2ZQ2Q1Q0同步时序逻辑电路:异步时序逻辑电路:所有的所有的CPCP是接在一起是接在一起的，所以同时动作的，所以同时动作时序脉冲只接入了第一时序脉冲只接入了第一块触发器，异步动作块触发器，异步动作

3、55.1 同步时序逻辑电路模型 同步时序逻辑电路是一种与时序有关的电路，一同步时序逻辑电路是一种与时序有关的电路，一般说来，它是由组合电路和存储电路两部分组成，并般说来，它是由组合电路和存储电路两部分组成，并形成反馈回路。下图是同步时序逻辑电路的结构模型。形成反馈回路。下图是同步时序逻辑电路的结构模型。xixnyr时钟y1YrZmZ1Y1组合逻辑存储元件Zi=fi(x1,xn,y1,yr)i=1,mYj=gj(x1,xn,y1,yr)j=1,rZi=fi(yi,yr)i=1,mYj=gj(x1,xn,y1,yr)j=1,.,r6时序电路的状态：时序电路中所使用时序电路的状态：时序电路中所使用的

4、触发器的状态（即某一时刻触发器的触发器的状态（即某一时刻触发器所存储的信息）所存储的信息）现态：现态：y y(n)(n)-时钟信号到来前电路时钟信号到来前电路的状态的状态次态：次态：y y(n+1)(n+1)-时钟信号到来后电路时钟信号到来后电路的状态的状态7Moore机模型:状态寄存器次态逻辑输出逻辑输出输入时钟Mealy机模型：状态寄存器次态逻辑输出逻辑输出输入时钟这里就是Moore状态机和Mealy的不同所在,Mealy机模型的输出与输入有关。Mealy:输出不仅与存储电路的状态Q有关，而且与外部输入X也有关。Moore:输出仅与存储电路的状态Q有关，而与输入X无直接关系。或者没有单独的

5、输出。85.1.2 同步时序逻辑电路的描述状态转换图，简称状态转换图，简称状态图状态图:表示表示输入，输出和电路状态的转换关输入，输出和电路状态的转换关系的有向图系的有向图状态转移表，简称状态转移表，简称状态表：状态表：表示表示电路的输出，输入和状态转移关电路的输出，输入和状态转移关系的表格系的表格。逻辑函数表达式逻辑函数表达式:表示输入，输表示输入，输出和电路状态的函数表达式（输出和电路状态的函数表达式（输出函数、激励函数、特征方程）出函数、激励函数、特征方程）91、Mealy型同步时序电路状态表现态次态/输出 输入xy(n+1)/Zy状态表由状态表由现态现态，次态次态和和输出输出组成。表格

6、的左边自组成。表格的左边自上而下列出电路的全部现态，表格的上方从左到右列上而下列出电路的全部现态，表格的上方从左到右列出输入的全部组合，表格中间则列出对应不同输入组出输入的全部组合，表格中间则列出对应不同输入组合和现态下的次态和输出。合和现态下的次态和输出。10输入xy现态次态/输出输出Zy(n+1)、Moore电路的状态表如下所示，如下所示，MooreMoore型状态表将输出单独作为一列。型状态表将输出单独作为一列。11、状态图YnY n+1Yn/Z1Yn+1/Z2 X/ZX mealy型Moore型125.2 触发器触发器：计算机中能够存放二进制信息的基本单触发器：计算机中能够存放二进制信

7、息的基本单元器件，一个一位的触发器有两个逻辑上互为反的输元器件，一个一位的触发器有两个逻辑上互为反的输出端，用来存储一位二进制信息。出端，用来存储一位二进制信息。常用的触发器有常用的触发器有R RS S触发器、触发器、J JK K触发器、触发器、T T触触发器、发器、D D触发器触发器等，又可以分为等，又可以分为非时钟触发、电平触非时钟触发、电平触发发以及以及边沿触边沿触发三类。发三类。13141516 同步触发器在数字系统中，为了协调各部分的工作状态，常在数字系统中，为了协调各部分的工作状态，常常要求某些触发器在同一时刻动作，这样输出状态受常要求某些触发器在同一时刻动作，这样输出状态受输入信

8、号直接控制的基本触发器就不适用了。输入信号直接控制的基本触发器就不适用了。为此，必须引入同步信号，使这些触发器只有在为此，必须引入同步信号，使这些触发器只有在同步信号到达时才按输入信号改变状态。同步信号到达时才按输入信号改变状态。由同步信号控制的触发器称为同步触发器或钟控由同步信号控制的触发器称为同步触发器或钟控触发器触发器，同步信号也叫做时钟信号，用，同步信号也叫做时钟信号，用CPCP表示。同步表示。同步控制方式分为控制方式分为钟控（电平控制）钟控（电平控制）和和边沿控制两类边沿控制两类。175.2.1 钟控D触发器18 Qn D=0 D=1 0 0 1 1 0 1Qn+11901 1001

9、2001111000DQ从D触发器的次态卡诺图可得出D触发器的状态方程为：Q n+1=DQ n+121钟控触发器存在的“空翻”现象钟控触发器，其触发方式均为电位触发钟控触发器，其触发方式均为电位触发（或电平触发）。以电位触发器方式工作的同（或电平触发）。以电位触发器方式工作的同步触发器，在步触发器，在CP=1CP=1的整个期间都接收输入信号的整个期间都接收输入信号的变化，若输入信号变化多次时，则触发器的的变化，若输入信号变化多次时，则触发器的状态也随之多次翻转。状态也随之多次翻转。通常把在同一通常把在同一CPCP脉冲下引起触发器两次或脉冲下引起触发器两次或多次翻转的现象称为多次翻转的现象称为“

10、空翻空翻”。22维持阻塞D触发器Q n+1=D（CP上升沿）上升沿）235.3 同步时序电路的分析时序电路的分析就是对给定的逻辑电路进行分析时序电路的分析就是对给定的逻辑电路进行分析找出在输入及时钟作用下，其电路输出的变化规则。找出在输入及时钟作用下，其电路输出的变化规则。1.1.根据逻辑电路写出电路中各触发器的激励方程根据逻辑电路写出电路中各触发器的激励方程和电路的输出方程；和电路的输出方程；2.2.列出输入及电路的现态与输出次态的状态表；列出输入及电路的现态与输出次态的状态表；3.3.根据真值表画出该电路的状态图。根据真值表画出该电路的状态图。4.4.根据状态图说明其功能。根据状态图说明其

11、功能。24例5.1试分析下图所示同步时序电路 1 D2 CD1 CQ2Q1CPXZ251.1.写出各触发器的激励方程及电路的输出方程：写出各触发器的激励方程及电路的输出方程：262.2.建立状态转移真值表建立状态转移真值表273.3.作出状态表和状态图作出状态表和状态图 Q2 Q1 x =0 x =1 0 0 0 0/0 0 1/0 0 1 1 0/0 0 1/0 1 1 0 0/0 0 1/0 1 0 0 0/0 0 1/1 现态现态 次态次态/输出输出 Y2(n+1)Y1（n+1)/Z2800011011X/Z 1/01/00/01/10/01/00/00/029 1 2 3 4 5 6

12、7 8 9xY 2y1z这是一个101序列监测器！30同步时序电路分析315.4 同步时序逻辑电路设计第一步、根据逻辑功能描述确定输入和输出。第一步、根据逻辑功能描述确定输入和输出。第二步、根据逻辑要求，作出原始状态图和状态第二步、根据逻辑要求，作出原始状态图和状态表。表。第三步、状态简化。第三步、状态简化。第四步、状态编码，根据确定的状态数来确定触第四步、状态编码，根据确定的状态数来确定触发器个数。发器个数。第五步、求出激励函数和输出函数表达式。第五步、求出激励函数和输出函数表达式。第六步、画出逻辑电路图。第六步、画出逻辑电路图。325.4.1 建立原始状态图和状态表建立原始状态图和状态表的

13、一般过程是：建立原始状态图和状态表的一般过程是：假设一个初始状态，从这个初始状态出假设一个初始状态，从这个初始状态出发，给出在现有初态下所有可能的输入情况发，给出在现有初态下所有可能的输入情况下的所有可能的次态和输出。下的所有可能的次态和输出。33例例5.2 5.2 假设某同步时序电路输入为假设某同步时序电路输入为x x，其输出为，其输出为Z Z。X X输入为一组按时间顺序排列的串行二进制代码，输入为一组按时间顺序排列的串行二进制代码，当输入序列为当输入序列为101101时，输出时，输出Z Z为为1 1，否则，否则Z Z为为0 0。试作出。试作出该电路的该电路的MealyMealy型和型和Mo

14、oreMoore型原始状态图及状态表。型原始状态图及状态表。解 根据题意。电路典型的输入和输出序列；:0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 0:0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 034例5.3同步时序电路的Mealy型原始状态表 S0 S0/0 S1/0 S1 S2/0 S1/0 S2 S0/0 S3/1 S3 S2/0 S1/0现态次态/输出 x=0 x=1第一位二进制数有两种可能：0和1，令其分别对应状态S0和S1。然后10对应状态S2。101对应状态S3。35S0S1S2S31/10/01/00/0S0S1S2S31/11/00/00/01

15、/01/00/00/0例5.同步时序电路的Mealy型原始状态图36例5.3同步时序电路的Moore型原始状态表 S0 S0 S1 S1 S2 S1 S2 S0 S3 S3 S2 S1 现态次态次态 x=0 x=1 0 0 0 1输出 Z第一位二进制数有两种可能：0和1，令其分别对应状态S0和S1。然后10对应状态S2。101对应状态S3。37S0/0S1/0S2/0S3/110101100110例5.同步时序电路的Moore型原始状态图S3/1S2/0S1/0S0/0038例例5.4 5.4 作出作出100100序列检测电路的序列检测电路的MealyMealy型和型和MooreMoore型原

16、始状态图及状态表。型原始状态图及状态表。39 S0 S0/0 S1/0 S1 S2/0 S1/0 S2 S3/1 S1/0 S3 S0/0 S1/0现态次态/输出 x=0 x=1405.4.2 状态化简 所谓状态化简，就是从原始状态表中消所谓状态化简，就是从原始状态表中消去多余的状态，得到最小化状态表。去多余的状态，得到最小化状态表。通常采用通常采用观察法观察法和和隐含表法隐含表法进行状态化进行状态化简。简。完全确定状态表完全确定状态表和不完全确定状态表的和不完全确定状态表的化简有所不同，分别加以讨论。化简有所不同，分别加以讨论。411、完全确定状态表的化简 完全确定状态表的化简就是找到所有等

17、效完全确定状态表的化简就是找到所有等效状态并将其合并为一个状态的过程。状态并将其合并为一个状态的过程。归纳出状态等效的条件：在所有可能的输入归纳出状态等效的条件：在所有可能的输入组合下，两个（或多个）状态相应的组合下，两个（或多个）状态相应的输出相输出相同同，次态，次态相同、交错、循环或等效相同、交错、循环或等效，那么这，那么这些状态就是等效的。些状态就是等效的。42 次态交错次态交错是指在某种输入取值下，状态是指在某种输入取值下，状态SiSi的次态为的次态为SjSj；而状态；而状态SjSj的次态为的次态为SiSi；次态循环次态循环是指在某种输入取值下，状态是指在某种输入取值下，状态SiSi和

18、和SjSj的次态为的次态为SkSk和和Se,Se,而状态而状态SkSk和和SeSe的次态为的次态为SiSi和和SjSj；次态等效次态等效是指在某种输入组合下，状态是指在某种输入组合下，状态SiSi和和SjSj的次态的次态SkSk和和SeSe满足状态等效条件。满足状态等效条件。43（1 1）等效关系的传递性：如果状态）等效关系的传递性：如果状态S1S1和和S2S2等效，等效，状态状态S2S2和和S3S3也等效，则状态也等效，则状态S1S1和和S3S3等效。记作等效。记作(S1,S2),(S2,S3)(S1,S3)(S1,S2),(S2,S3)(S1,S3)（2 2）等效类：若干个相互等效的状态组

19、成一个）等效类：若干个相互等效的状态组成一个等效状态类，称为等效类，若有等效状态类，称为等效类，若有(S1,S2),(S1,S3)(S1,S2),(S1,S3)，则必有则必有(S1,S2,S3),(S1,S2,S3),记作记作 (S1,S2),(S2,S3)(S1,S2,S3)(S1,S2),(S2,S3)(S1,S2,S3)（3 3）最大等效类，如果一个等效类不是其他任）最大等效类，如果一个等效类不是其他任何等效类的子集，该等效类就为最大等效类。何等效类的子集，该等效类就为最大等效类。原始状态表的化简过程就是寻找原始状态表的化简过程就是寻找最大等效类并将最大等效类的所最大等效类并将最大等效类

20、的所有状态合并为一个状态的过程有状态合并为一个状态的过程44例、化简例、化简101序列检测电路的原始状态表序列检测电路的原始状态表 S0 S0/0 S1/0 S1 S2/0 S1/0 S2 S0/0 S3/1 S3 S2/0 S1/0现态次态/输出 x=0 x=145 S0 S0/0 S1/0 S1 S2/0 S1/0 S2 S3/0 S1/1 S3 S0/0 S1/0现态次态/输出 x=0 x=1例、化简例、化简100100序列检测电路的原始状态表序列检测电路的原始状态表46例、用观察法化简如下给出的原始状态表。例、用观察法化简如下给出的原始状态表。A A/0 C/0 B A/0 C/0 C

21、 B/0 D/0 D B/0 D/1 E D/1 F/0 F D/1 E/0现态次态次态/输出输出 x=0 x=147 A A/0 C/0 C B/0 D/0 D B/0 D/1 E D/1 E/0现态次态次态/输出输出 x=0 x=1观察法一般只适用于简单状态表的简化。48例、用隐含表例、用隐含表法对如下所示法对如下所示原始状态表进原始状态表进行化简。行化简。A C/0 B/1 B F/0 A/1 C D/0 G/0 D D/1 E/0 E C/0 E/1 F D/0 G/0 G C/1 D/0现态次态次态/输出输出 x=0 x=149解：第一步、作隐含表解：第一步、作隐含表隐含表是一个直角

22、三角形网格，横向和纵向隐含表是一个直角三角形网格，横向和纵向格数相同，即等于原始状态表中的状态数减一。格数相同，即等于原始状态表中的状态数减一。隐含表中横向从左向右按原始状态表中的状隐含表中横向从左向右按原始状态表中的状态顺序依次标上第一个状态至倒数第二个状态的态顺序依次标上第一个状态至倒数第二个状态的状态名称，而纵向自上到下依次标上第二个状态状态名称，而纵向自上到下依次标上第二个状态至最后一个状态的状态名称。如图（至最后一个状态的状态名称。如图（a a）所示。）所示。50A B C D E FBCDEFG（a）将状态两两判别是否等效，将状态两两判别是否等效，得到图（得到图（b b）所示隐含表

23、。）所示隐含表。51第二步、寻找等效状态对。第二步、寻找等效状态对。通常，先将水平方向的状态通常，先将水平方向的状态A A与纵向的所有状态与纵向的所有状态一一比较，一一比较，再将水平方向的状态再将水平方向的状态B B与纵向的所有状态与纵向的所有状态一一比较一一比较,依次类推横向和纵向的所有状态都一一比依次类推横向和纵向的所有状态都一一比较。较。如果两个状态等效，则在隐含表的相应方格中标如果两个状态等效，则在隐含表的相应方格中标以以“”“”，两个状态不等效，则在隐含表的相应方，两个状态不等效，则在隐含表的相应方格中标以格中标以“”。52CD DE BE AE CF CFA B C D E FBC

24、DEFG(b)对图（对图（b b）进行）进行修改后，得到下修改后，得到下页图（页图（c c）所示）所示隐含表隐含表53CD DE BE AE CF CFA B C D E FBCDEFG54第三步、确定最大等效类。第三步、确定最大等效类。第四步、合并最大等效类中的状态，得到最小化状态第四步、合并最大等效类中的状态，得到最小化状态表如下。表如下。a b/0 a/1 b c/0 d/0 c c/1 a/0 d b/1 c/0现态次态/输出x=0 x=1555.4.3 状态编码 状态表中用字母和数字表示的状态用一状态表中用字母和数字表示的状态用一组二进制代码来代替，这就叫做组二进制代码来代替，这就叫

25、做状态编码状态编码，或者叫做或者叫做状态赋值状态赋值，也称，也称状态分配状态分配。状态赋。状态赋值首先要确定的是所涉及的电路中触发器的值首先要确定的是所涉及的电路中触发器的个数：个数：n n个触发器可以表示个触发器可以表示2 2n n个状态。个状态。56状态分配必须遵守的基本原则如下（1 1）如果状态表中某些状态在同一输入条件下次态相同，如果状态表中某些状态在同一输入条件下次态相同，或者在不同输入条件下次态组合相同，那么，应尽可能给这或者在不同输入条件下次态组合相同，那么，应尽可能给这些状态分配相邻的代码。些状态分配相邻的代码。（2 2）状态表中同一现态在不同输入条件下的次态应尽可）状态表中同

26、一现态在不同输入条件下的次态应尽可能分配相邻的代码。能分配相邻的代码。（3 3）如果状态表中某些状态有相同的输出，那么，应）如果状态表中某些状态有相同的输出，那么，应尽可能给这些状态分配相邻的代码。尽可能给这些状态分配相邻的代码。（4 4）状态表中出现次数最多的状态分配为逻辑）状态表中出现次数最多的状态分配为逻辑0 0。57 S0 S0/0 S3/0 S2 S0/0 S3/1 S3 S2/0 S3/0现态现态次态次态/输出输出 x=0 x=1例、为化简后的101序列检测器的状态表中的状态进行编码58 01 01/0 00/0 11 01/0 00/1 00 11/0 00/0现态现态Q1Q0次

27、态次态/输出输出 x=0 x=1编码后的101序列检测电路状态表59例、对如下所示状态表进行状态分配n B/1n A/1n Dn D/0n B/0n Cn A/0n C/0n Bn D/0n C/0n An x=0 x=1 n 次态/输出现态60根据分配原则，确定以00代替A，以01代替B，以10代替C，以11代替D。将上述二进制代码代入状态表中就得到如下所示的二进制状态表。n 11/0n 01/0n 1 0n 01/1n 00/1n 1 1n 00/0n 10/0n 0 1n 11/0n 10/0n 0 0n x=0 x=1 n次态Q1(n+1)Q0(n+1)/输出 现态 Q1Q0615.4

28、.4 确定激励函数和输出函数1 1、根据编码后的状态表写出次态方程、输出方、根据编码后的状态表写出次态方程、输出方程；程；2 2、确定你在所设计的电路中要使用的触发器的、确定你在所设计的电路中要使用的触发器的类型，将次态方程转化为与所选用的触发器对应的类型，将次态方程转化为与所选用的触发器对应的特征方程形式；特征方程形式；3 3、对应给出触发器的激励方程。、对应给出触发器的激励方程。62 01 01/0 00/0 11 01/0 00/1 00 11/0 00/0现态现态Q1Q0次态次态/输出输出 x=0 x=1写101序列检测电路的激励方程与输出方程631)写各个触发器的次态方程和电路的输出

29、方程：（卡诺图直接得到化简后的方程）1 0 0 0 0 0 d d000111100 1 1 0 1 0 1 0 d d000111100 1 0 0 0 0 0 1 d d00011110Q1(n+1)Q0(n+1)ZQ1Q0 Q1Q0 Q1Q0 x x x Q1(n+1)=Q0 x Q0(n+1)=x Z=Q1 x 0 1642)确定触发器类型，写激励方程n选择D触发器：n选择JK触发器D1=Q0 x D0=x J1=Q0 xK1=Q0 xJ0=xK0=x 65最后根据激励方程和输出方程画出电路图:一般，先画触发器，再画组合电路部分66通常，当所设计电路中触发器所能表示的状态数通常，当所设

30、计电路中触发器所能表示的状态数大于电路所需的工作状态数时，需对所设计电路的实大于电路所需的工作状态数时，需对所设计电路的实际工作状态进行讨论。目的在于：电路万一偶然进入际工作状态进行讨论。目的在于：电路万一偶然进入无效状态，检查是否能在输入信号作用下进入有效状无效状态，检查是否能在输入信号作用下进入有效状态，如果可以进入，则称为具有态，如果可以进入，则称为具有自恢复功能自恢复功能，否则称，否则称为为“挂起挂起”；另外，电路万一偶然进入无效状态，检；另外，电路万一偶然进入无效状态，检查是否会产生错误输出信号查是否会产生错误输出信号,即输出即输出1 1。若出现若出现“挂起挂起”现象或错误输出现象，

31、则需对该现象或错误输出现象，则需对该电路进行修改，否则，难以保证所设计电路的工作可电路进行修改，否则，难以保证所设计电路的工作可靠性，甚至破坏电路的正常工作。靠性，甚至破坏电路的正常工作。讨论的过程其实就是对所设计电路进行再分析。讨论的过程其实就是对所设计电路进行再分析。67 0 0 0 0 0 1 d d Q1Q0 zx 0 100011110Z=Q1Q0 x必须看作“0”68修改后的电路694、同步时序逻辑设计举例例、检测串行二进制序列，当连续输入三个（或例、检测串行二进制序列，当连续输入三个（或三个以上）三个以上）1 1 时，序列检测器的输出为时，序列检测器的输出为1 1。其他情况。其他

32、情况下输出为下输出为 0 0。1 1）、确定输入输出。）、确定输入输出。x:x:输入；输入；Z Z：输出：输出702）、作出原始状态表如下n S3/1n S0/0n S3n S3/1n S0/0n S2n S2/0n S0/0n S1n S1/0n S0/0n S0n x=1n x=0n现现 态态次态次态/输出输出71根据原始状态表得出的状态图ABCD1/00/01/01/11/10/00/00/0723、状态化简n S2/1n S0/0n S2n S2/0n S0/0n S1n S1/0n S0/0n S0n x=1n x=0n现 态次态/输出通过观察法可简化原始状态表，结果如下：734、状

33、态分配（或状态编码）n第一原则第一原则：(S1,S2)相邻，相邻，(S0,S1)相邻相邻，n(S0,S2)相邻相邻n第二原则第二原则：(S0,S1)相邻相邻，(S0,S2)相邻相邻n第三原则第三原则：(S0,S1)相邻相邻，(输出相同）输出相同）n第四原则第四原则：S0为逻辑零故：（为逻辑零故：（S1,S2）相邻）相邻（S0,S1）相邻）相邻n最大限度满足上述条件的一种编码方案可以是最大限度满足上述条件的一种编码方案可以是：nS0=00 S1=01 S2=1174状态编码后的状态表次态次态/输出输出Q1 n+1 Q0 n+1/Zn 11/1n 00/0n 11n 11/0n 00/0n 01n

34、 n x=1n x=0n现现 态态nQ1Q00000/001/0755、列出激励函数和输出函数表达式1)写出各个触发器的次态方程和电路的写出各个触发器的次态方程和电路的输出方程；输出方程；2)确定所使用的触发器类型；确定所使用的触发器类型；3)变换次态方程，使之对应所选择的触变换次态方程，使之对应所选择的触发器特征方程形式，从而写出各个触发器特征方程形式，从而写出各个触发器的激励方程；发器的激励方程；J0=xK0=xJ1=y1xK1=xZ=y2 x766、画出逻辑图时钟x k0j 0k1j1Q0Q1z777、判断并处理挂起现象 0 0 0 0 0 1 d d Q1Q0 zx 0 1000111

35、10Z=Q1Q0 x必须看作“0”一旦电路进入无一旦电路进入无效状态效状态1010不管输入不管输入X X是是1 1还是还是0 0，经过一个，经过一个时钟周期，电路可以时钟周期，电路可以进入有效状态，不存进入有效状态，不存在在“挂起挂起”现象。但现象。但从电路输出看，若电从电路输出看，若电路处于无效状态路处于无效状态1010，当当X X输入为输入为1 1时，将错时，将错误地输出误地输出1 1，需对输，需对输出函数表达式作适当出函数表达式作适当修改。修改。78z时钟x k0j 0k1j1Q0设计完成的逻辑电路图如下所示：设计完成的逻辑电路图如下所示：Q179设计举例：设计一个八进制加法计数器1 1

36、、确定输入输出：无输入（、确定输入输出：无输入（CPCP不作为输不作为输入看待）；入看待）；Z:Z:输出输出2 2、给出原始状态表：一般情况下，作原、给出原始状态表：一般情况下，作原始状态图和状态表时，用字母和数字表示各个始状态图和状态表时，用字母和数字表示各个状态。但由于模状态。但由于模8 8计数器包含明确的八个状态。计数器包含明确的八个状态。因此也可用二进制代码直接来表示状态。因此也可用二进制代码直接来表示状态。80计数器进行加法计数，若从000状态开始，其计数状态分别为000，001，010，011，100，101，110，111，电路状态转移的顺序为：000 001 010 011 1

37、00 101 110 111若计数器进行减法计数，电路状态转移的顺序为：000 111 110 101 100 011 010 00181 000 001 001 010 010 011 011 100 100 101 101 110 110 111 111 000 现态现态次次 态态编码后的状态表 输出输出0000000182写激励方程和输出方程Z=Q2Q1Q0J2=Q1Q0K2=Q1Q0J1=Q0K1=Q0J0=1K0=183画电路图84常用中规模时序集成电路以及利用中大规模时序集成电路的设计方法85计数器电路(Counter Circuit)计数器是一种时序电路，用来计数计数器是一种时序

38、电路，用来计数CPCP脉冲个数（其中电路脉冲个数（其中电路的每一种状态代表一个的每一种状态代表一个CPCP脉冲）。可将计数器电路按以下几种脉冲）。可将计数器电路按以下几种进行分类：进行分类：按照时钟脉冲信号的特点分为按照时钟脉冲信号的特点分为同步计数器和异步计数器同步计数器和异步计数器两两大类一般来讲，同步计数器较异步计数器具有更高的速度。按大类一般来讲，同步计数器较异步计数器具有更高的速度。按照电路状态编码规律分为照电路状态编码规律分为加法计数器和减法计数器加法计数器和减法计数器，也有一些，也有一些计数器既可能实现加计数又可实现减计数器，这类计数器为可计数器既可能实现加计数又可实现减计数器，

39、这类计数器为可逆计数器。按照输出的编码形式可分为：逆计数器。按照输出的编码形式可分为：二进制计数器、二二进制计数器、二十进制计数器、循环码计数器十进制计数器、循环码计数器等。按计数的模数（或容量）分：等。按计数的模数（或容量）分：十进制计数器、十六进制计数、六十进制计数器十进制计数器、十六进制计数、六十进制计数器等。计数器不等。计数器不仅用于计数，还可以用于分频、定时等应用，是时序电路中使仅用于计数，还可以用于分频、定时等应用，是时序电路中使用最广的一种。用最广的一种。8687表6.6 74193引线功用 引线名称功用输入端CrLDD,C,B,ACPuCPD清除预置控制预置初始值累加计数脉冲累

40、减计数脉冲输出 端QD,QC,QB,QA QCC QCD计数值进位输出借位输出8874193的功能表 输 入Cr LD D C B A CPu CPD 输 出QD QC QB QA 1 0 0 d c b a 0 1 1 0 1 1 0 0 0 0 d c b a 累 加 计 数 累 减 计 数8990复位法如用模大的计数器实现模小的计数器可以看出只如用模大的计数器实现模小的计数器可以看出只须等状态数计够要实现的计数器的模后直接回到须等状态数计够要实现的计数器的模后直接回到0 0状状态，跳过剩余的状态即可，这可以使用计数器的清零态，跳过剩余的状态即可，这可以使用计数器的清零端和置数端就实现。端

41、和置数端就实现。91QA QQQr&Q0 Q1 Q2 Q3CP1A B C D LD192置数法利用清零的方法可以进行模数的变换，利用清零的方法可以进行模数的变换，但其计数器的输出最小数必须为但其计数器的输出最小数必须为0 0，而有一些，而有一些情况希望计数器的输出状态不从情况希望计数器的输出状态不从0 0开始，这是开始，这是可以任意设置初始状态，必须通过置位端来可以任意设置初始状态，必须通过置位端来实现。实现。9394计数器应用举例：计数器应用举例：体育比赛时使用的秒表的原理图。体育比赛时使用的秒表的原理图。95用模小的计数器实现模大的计数器用模小的计数器实现模大的计数器前面我们介绍的复位法

42、和置数法都是使用前面我们介绍的复位法和置数法都是使用模大的计数器实现模小的计数器所采用的方法，模大的计数器实现模小的计数器所采用的方法，那么怎样用模小的计数器实现模大的计数器呢？那么怎样用模小的计数器实现模大的计数器呢？实现大于计数器所提供的模数的计数器只须实现大于计数器所提供的模数的计数器只须用多个计数器相串接即可：利用的原理就是用多个计数器相串接即可：利用的原理就是进位计数的原理。进位计数的原理。96 寄存器寄存器是数字系统中用于存放数据或运算结果的寄存器是数字系统中用于存放数据或运算结果的逻辑部件。它具有接收数据、存放数据或传送数据的逻辑部件。它具有接收数据、存放数据或传送数据的功能。功

43、能。在实际应用中，除要求寄存器具备上述基本功能在实际应用中，除要求寄存器具备上述基本功能外，还应具有左、右移位，串、并行输入，串、并行外，还应具有左、右移位，串、并行输入，串、并行输出以及预置、清零等多种功能。输出以及预置、清零等多种功能。中规模集成电路寄存器有许多种类，四位双向移中规模集成电路寄存器有许多种类，四位双向移位寄存器是一种常用的中规模寄存器，其典型型号是位寄存器是一种常用的中规模寄存器，其典型型号是7419474194。97Q0 Q1 Q2 Q374194r74194的逻辑符号DR D0 D1 D2 D3 DL 9874194引线功用引线名称功用输入端rDRDL,清除并行数据输入

44、右移串行数据输入左移串行数据输入工作方式选择控制工作脉冲输出端寄存器的状态Q0,Q1,Q2,Q3D0,D1,D2,D399双向移位寄存器功能表输入Cr CP M M DR D3 D2 D1 D0 DL输出 0 1 0 1 1 1 d3 d2 d1 d0 1 0 1 1 1 0 1 0 1 1 0 1 1 1 0 0 1 0 0 0 0 0 0 保持 d3 d2 d1 d0 Q2n Q1n Q0n 1 Q2n Q1n Q0n 0 1 Q3n Q2n Q1n 0 Q3n Q2n Q1n 保持Q3 Q2 Q1 Q0100例、用例、用7419474194构成模构成模4 4计数器。计数器。假设计数器初始状态假设计数器初始状态Q Q3 3Q Q2 2Q Q1 1Q Q0 0是是00110011，其计，其计数状态序列为数状态序列为0011 1001 1100 01100011 1001 1100 0110101rQ0 Q1 Q2 Q3DR D0 D1 D2 D3 DL 74194控制端计数脉冲1第五章结束，谢谢同学们！第五章结束，谢谢同学们！