QuartusII设计向导剖析课件.ppt

1、第第3 3章章 QuartusIIQuartusII设计向导设计向导 3.1 QuartusII简介简介 基于基于Quartus IIQuartus II进行进行EDAEDA设计开发的流程设计开发的流程 一、准备一、准备o1、使用、使用QuartusII软件之前，请确保软件之前，请确保软件已正常破解软件已正常破解n若启动若启动QuartusII时看到如下界面，时看到如下界面，则说明软件尚未正常破解，需要破则说明软件尚未正常破解，需要破解后才能正常使用：解后才能正常使用：将本机将本机D:Altera目录下的目录下的License.Dat文件中的文件中的MAC号即完成破解号即完成破解;右图所示为查

2、看本机右图所示为查看本机MAC地址（实际地址）的方地址（实际地址）的方法。法。3、常用工具栏、常用工具栏To reset views:1.Tools Customize Toolbars Reset All2.Restart Quartus IIWindow&new file buttonsCompiler reportFloorplanExecution controlsDynamic menus若若QuartusII界面上界面上一些默认的按钮被一些默认的按钮被关闭，影响使用，关闭，影响使用，可按右边的操作步可按右边的操作步骤来复原骤来复原 3.2原理图输入方式设计初步原理图输入方式设计初步

3、 STEP1：点击：点击File-New Project Wizard 3.2 3.2 原理图输入方式设计初步原理图输入方式设计初步 STEP2：第一行是工程的路径，你选择你放置的路径即可。：第一行是工程的路径，你选择你放置的路径即可。第二第二,第三行都是是工程名，写好以后如下第三行都是是工程名，写好以后如下。基于已有项目创建工程基于已有项目创建工程（一般（一般 不使用）不使用）由于Quartus II只对项目进行编译，模拟，编程而是不对单独的文件进行，所以要进行设计第一步就是建工程。对于一个设计，创建一个单独的目录，该目录的路径从根目录开始都必须是英文名称，任何一级目录都不能出现中文字样，且

4、不能包含空格，否则在读文件时会发生错误。3.2 3.2 原理图输入方式设计初步原理图输入方式设计初步 点击点击NEXTNEXTSTEP3：为创建的工程添加设计文件，点击：为创建的工程添加设计文件，点击Next Add user library pathnames User libraries MegaCore/AMPPSM libraries Pre-compiled VHDL packages添加用户的设计文件添加用户的设计文件 Graphic(.BDF,.GDF)AHDL VHDL Verilog EDIFNotes:Files in project directory do not ne

5、ed to be added Add top level file if filename&entity name are not the same-选中待添加的文件后点击选中待添加的文件后点击“Add”，若暂无文件，若暂无文件，直接点击直接点击“Next”点击点击NEXTNEXTSTEP4：点击：点击Next 点击点击NEXTNEXTSTEP5：Family里选择里选择Cyclone II，在，在Available devices中选中选择择EP2C5Q208C8(具体内容根据你的芯片所定具体内容根据你的芯片所定)。选择选择CPLD/FPGA器件所属系列器件所属系列选择选择CPLD/FPGA

6、器件型器件型号号点击结束点击结束STEP6：点击Finish（1）工程创建完毕，界面上在工程管理器）工程创建完毕，界面上在工程管理器处出现所选用的器件系列、器件名及工程处出现所选用的器件系列、器件名及工程文件名文件名“dec38”；（2）可以看出：软件界面没有明显变化，）可以看出：软件界面没有明显变化，需要用户再建立设计文件。需要用户再建立设计文件。点击创建新点击创建新文件图标文件图标STEP1：点击File-New STEP2：选择：选择Block Diagram/Schematic File，然后点击OK。STEP3：点击OK，完成建立，工程中出现了一个Block1.bdf文件选择菜单选择

7、菜单File-Save AsFile-Save As命令，将已设计好的原理图文件命令，将已设计好的原理图文件取名并存盘在已为此项目建立的文件夹内。取名并存盘在已为此项目建立的文件夹内。STEP5：设计半加器：设计半加器STEP6：将设计项目设置成可调用的元件：将设计项目设置成可调用的元件STEP7：重复上面：重复上面1到到4步，设计全加器步，设计全加器STEP8：设全加器为顶层文件：设全加器为顶层文件STEP9：设计编译：设计编译。拖动到该处Count Value对话框的Counting页Count Value对话框的Timing页（4）设置输入信号波形先用鼠标左键单击并拖动鼠标选择要设置的区

8、域，单击工具箱中按钮Forcing High(1)则该区域变为高电平。（5）进行功能仿真设置设置输入信号后保存文件，文件名默认，执行Processing-Simulator Tool命令，进行仿真设置。（5）进行功能仿真设置功能仿真仿真文件替换原波形文件（6）仿真结果FPGA/CPLD引脚锁定引脚锁定实验板电路原理图实验板电路原理图再再编编译译一一次次STEP1:硬件设置STEP2:下载模式STEP3:下载文件STEP4:点上对钩STEP5:单击开始下载实验任务实验任务 o 参照下图，在参照下图，在QuartusII原理图输入环境下，原理图输入环境下，画出画出3-8线译码器构成的流水灯电路；线

9、译码器构成的流水灯电路；课内练习：课内练习：设计一个八位全加器，并设计一个八位全加器，并思考如何在实验板上验证该设计。思考如何在实验板上验证该设计。两位十进制计数器电路图两位十进制计数器电路图 3.3 两位十进制计数器的设计两位十进制计数器的设计1 1、原理图输入方式设计初步、原理图输入方式设计初步 74390的真值表的真值表 选择目标器件选择目标器件EP2C8Q208C8 FPGA 选择配置器件的工作方式选择配置器件的工作方式 2）选择配置器件的工作方式。）选择配置器件的工作方式。选择配置器件型号和压缩方式选择配置器件型号和压缩方式 3）选择配置器件和编程方式。）选择配置器件和编程方式。选择

10、配置器件型号和压缩方式选择配置器件型号和压缩方式 4）选择输出设置。）选择输出设置。5）选择目标器件闲置引脚的状态。）选择目标器件闲置引脚的状态。全程编译后出现报错信息全程编译后出现报错信息 选择编辑矢量波形文件选择编辑矢量波形文件 1）打开波形编辑器。）打开波形编辑器。波形编辑器波形编辑器 1）打开波形编辑器。）打开波形编辑器。设置仿真时间长度设置仿真时间长度 2）设置仿真时间区域。）设置仿真时间区域。vwf激励波形文件存盘激励波形文件存盘 3）波形文件存盘。）波形文件存盘。向波形编辑器拖入信号向波形编辑器拖入信号(英译：英译：signal )节点节点 4）将工程）将工程cnt10的端口信号

11、名选入波形编辑器中。的端口信号名选入波形编辑器中。准备给准备给CLK设置时钟设置时钟 5）编辑输入波形（输入激励信号）。）编辑输入波形（输入激励信号）。为为CLK设置周期设置周期 为为q设置数制设置数制 6）总线数据格式设置。）总线数据格式设置。设置好的激励波形图设置好的激励波形图 6）总线数据格式设置。）总线数据格式设置。选择仿真约束和控制选择仿真约束和控制 7）仿真器参数设置。）仿真器参数设置。仿真波形输出仿真波形输出 8）启动仿真器。）启动仿真器。9）观察仿真结果。）观察仿真结果。实验箱原理图实验箱原理图思考：如何修改上面的设计，才能利用实验板来验证该设计？思考：如何修改上面的设计，才能

12、利用实验板来验证该设计？补充知识补充知识:数码管原理数码管原理四位数码管内部原理图四位数码管内部原理图 选择目标器件选择目标器件EP2C8（1）将）将SOF文件转化为文件转化为JTAG间接配置文件间接配置文件 选定选定SOF文件后，选择文件压缩文件后，选择文件压缩（1）将）将SOF文件转化为文件转化为JTAG间接配置文件间接配置文件 用用JTAG模式对配置器件模式对配置器件EPCS1进行间接编程进行间接编程 2下载下载JTAG间接配置文件间接配置文件 安装安装USB驱动程序驱动程序 设置设置JTAG硬件功能硬件功能 3.4 八位十进制计数器的设计八位十进制计数器的设计 将原理图设计生成一个底层

13、的单独元件（将原理图设计生成一个底层的单独元件（Symbol）1.构建元件符号构建元件符号 从当前工程路径中调入元件从当前工程路径中调入元件CNT10 2.构建顶层文件构建顶层文件 2.4 2.4 层次化设计层次化设计 八位十进制频率计顶层设计原理图文件八位十进制频率计顶层设计原理图文件 2.构建顶层文件构建顶层文件 两位十进制频率计顶层设计原理图文件两位十进制频率计顶层设计原理图文件 3.功能分析功能分析 74374真值表真值表仿真激励波形图，或称矢量波形文件仿真激励波形图，或称矢量波形文件 4.全程编译全程编译 5.时序仿真时序仿真 仿真波形图（仿真波形图（enb不同脉宽）不同脉宽）仿真波

14、形图（仿真波形图（enb相同脉宽）相同脉宽）将引脚将引脚nCEO设定为设定为I/O口口 实验与实践实验与实践 3-1 8位十进制频率计设计位十进制频率计设计 3-2 用原理图输入法设计用原理图输入法设计8位全加器位全加器 absoco0000011010101101表表2-1 半加器半加器h_adder逻辑功能真值表逻辑功能真值表 实验与实践实验与实践 3-2 用原理图输入法设计用原理图输入法设计8位全加器位全加器 图图2-52 半加器半加器h_adder电路图电路图 实验与实践实验与实践 3-2 用原理图输入法设计用原理图输入法设计8位全加器位全加器 图图2-53 全加器全加器f_adder

15、电路图电路图 实验与实践实验与实践 3-3 计时系统设计计时系统设计(1)仿照本章给出的完整设计流程设计一个时钟，能计时、分、秒。时、分、秒仿照本章给出的完整设计流程设计一个时钟，能计时、分、秒。时、分、秒分别用两位数码管显示。能用键校准时、分、秒。完成实验报告。分别用两位数码管显示。能用键校准时、分、秒。完成实验报告。(2)设计一个定时器。能定时、分；能用键设定时和分。完成实验报告。设计一个定时器。能定时、分；能用键设定时和分。完成实验报告。(3)设计一个秒表。能显示分、秒。分的最大值是设计一个秒表。能显示分、秒。分的最大值是59分；秒的最大值是分；秒的最大值是59秒点秒点99。即计秒精度是

16、百分之一秒。用键能控制秒表的清。即计秒精度是百分之一秒。用键能控制秒表的清0、开始计时和停止计时。、开始计时和停止计时。完成实验报告。完成实验报告。七段数码管译码器驱动器七段数码管译码器驱动器_74LS48 74ls48引脚功能表引脚功能表七段译码驱动器功能表七段译码驱动器功能表十进数或功能输入BI/RBO输出备注 LTRBID C B A abcdefg0HH0 0 0 0H111111011Hx0 0 0 1H01100002Hx0 0 1 0H11011013Hx0 0 1 1H11110014Hx0 1 0 0H01100115Hx0 1 0 1H10110116Hx0 1 1 0H00111117Hx0 1 1 1H11100008Hx1 0 0 0H11111119Hx1 0 0 1H111001110Hx1 0 1 0H000110111Hx1 0 1 1H001100112Hx1 1 0 0H010001113Hx1 1 0 1H100101114Hx1 1 1 0H000111115Hx1 1 1 1H0000000BIxxx x x xL00000002RBIHL0 0 0 0L00000003LTLxx x x xH1111111474LS48真值表真值表 显示分配引脚设置引脚锁定列表显示与隐藏