第3章逻辑门与组合逻辑1课件.ppt

1、3.1 逻辑门逻辑门3.2 组合逻辑电路分析组合逻辑电路分析3.3 组合逻辑电路设计组合逻辑电路设计3.4 组合逻辑电路的险象组合逻辑电路的险象*3.5 组合逻辑电路的计算机设计与仿真组合逻辑电路的计算机设计与仿真第3章 逻辑门与组合逻辑3.1 3.1 逻辑门逻辑门 TTL（Transistor-Transistor-Logic）门）门：用晶体管制作。用晶体管制作。特点：速度快、负载能力强，特点：速度快、负载能力强，功耗较大、集成度低。功耗较大、集成度低。MOS（Metal-Oxide-Semiconductor）门）门：用用“金属氧化物半导体金属氧化物半导体”绝缘栅场效管制作。绝缘栅场效管制

2、作。特点：集成度高、功耗低，特点：集成度高、功耗低，速度较慢、负载能力较弱。速度较慢、负载能力较弱。实现基本逻辑运算和复合逻辑运算的单元电路称为逻实现基本逻辑运算和复合逻辑运算的单元电路称为逻辑门。按制作材料分为：辑门。按制作材料分为：目前，目前，MOS门电路的性能得到极大的门电路的性能得到极大的提高，大规模、超大规模集成电路一般采提高，大规模、超大规模集成电路一般采用用MOS工艺制造。工艺制造。TTL门门CMOS门门超大规模超大规模MOS集成电路集成电路3.1.1 简单逻辑门电路简单逻辑门电路简单逻辑门电路指或门、与门及非门电路，也称基本逻辑门。简单逻辑门电路指或门、与门及非门电路，也称基本

3、逻辑门。逻辑门由逻辑门由两种两种MOS管构成：管构成：NMOS管、管、PMOS管管NMOS管：管：NMOS管的符号管的符号 G 栅极栅极 D 漏极漏极 S 源极源极 BN 衬底衬底 栅极加高电平，栅极加高电平，漏极与源极间导漏极与源极间导通，通，D-S相当于接相当于接通的开关通的开关 栅极加低电平，栅极加低电平，漏极与源极间截漏极与源极间截止，止，D-S相当于断相当于断开的开关开的开关 PMOS管：管：PMOS管的符号管的符号 G 栅极栅极 S 源极源极 D 漏极漏极 BN 衬底衬底 栅极加低电平，栅极加低电平，源极与漏极间导源极与漏极间导通，通，D-S相当于接相当于接通的开关通的开关 栅极加

4、高电平，栅极加高电平，源极与漏极间截源极与漏极间截止，止，D-S相当于断相当于断开的开关开的开关 1.1.非门电路非门电路T5T6VDDT5FAVDDT6A（H）VDDT5T6+-A（L）F（H）F（L）-+用用NMOS管和管和PMOS管互补组成的管互补组成的CMOS非门电路。非门电路。A为输入端，为输入端，F为为输出端。输出端。输入为高电平时的输入为高电平时的等效电路。等效电路。T6截止，截止，T5导通。导通。结果输出端经结果输出端经T5接接“地地”，F为低电平。为低电平。输入为低电平时的输入为低电平时的等效电路。等效电路。T5截止，截止，T6导通。结导通。结果电源经果电源经T6传到输出端，

5、传到输出端，F为高电平为高电平。FFFAAA1AF0110FA非门的真值表非门的真值表 非门的逻辑表达式非门的逻辑表达式 非门的逻辑符号非门的逻辑符号 2.2.或门电或门电路路CMOS或门电路或门电路 A=1、B=0时的等效电路时的等效电路+1FFFAAABBBT3T1BAT4T2T5T6FpVDDT3T1B=0A=1T4T2T5T6F=1p=0VDD1非门非门串联串联并联并联FAB或门的真值表或门的真值表 或门的逻辑表达式或门的逻辑表达式 或门的逻辑符号或门的逻辑符号A BF0 000 111 011 113.3.与门电与门电路路T3T1BAT4T2T5T6FpVDD非门非门串联串联并联并联

6、&FFFAAABBB与门的逻辑符号与门的逻辑符号A BF0 000 101 001 11与门的真值表与门的真值表 与门的逻辑表达式与门的逻辑表达式 F=A B3.1.2 复合逻辑门电路复合逻辑门电路 将常用的复合运算制成集成门电路，称为复合逻辑门电路。将常用的复合运算制成集成门电路，称为复合逻辑门电路。1.1.与非门电路与非门电路&FFFAAABBBFAB与非门的逻辑符号与非门的逻辑符号与非与非门的门的逻辑表达式逻辑表达式 A BF0 010 111 011 10与非门的真值表与非门的真值表或非门的逻辑符号或非门的逻辑符号或非或非门的门的逻辑表达式逻辑表达式 A BF0 010 101 001

7、 10或非门的真值表或非门的真值表+1FFFAAABBB2.2.或非门电路或非门电路FAB与或非门的逻辑符号与或非门的逻辑符号与或非与或非门的逻辑表达式门的逻辑表达式 3.3.与或非门电路与或非门电路FABCDA B C DFF1 1FA B C DA B C D+&4.4.异或门、同或门异或门、同或门 FAB=1BAFFBAFAB=BAFFBA同或门逻辑门符号同或门逻辑门符号 异或门逻辑表达式异或门逻辑表达式 异或门逻辑门符号异或门逻辑门符号 同或门逻辑表达式同或门逻辑表达式 FABFAB “同或同或”实际上是实际上是“异或异或”之非，因此，之非，因此，“同或同或”逻辑逻辑也叫也叫“异或非异

8、或非”逻辑，其逻辑功能可用逻辑，其逻辑功能可用“异或异或”门和门和“非非”门来实现，故门来实现，故“同或同或”门电路很少用到。门电路很少用到。5三态门三态门 三态门有三种输出状态：低阻抗的三态门有三种输出状态：低阻抗的0、1状态、高阻抗状态。状态、高阻抗状态。VDDFAFAE1 1G1G2E三态门电路三态门电路三态门逻辑符号三态门逻辑符号 三态门真值表三态门真值表 E AG1 G2F0 01 100 10 011 01 0高阻态高阻态1 11 0高阻态高阻态当当E=0时，时，F=A。表示数据可以从输入端传向输出端。表示数据可以从输入端传向输出端。当当 E=1时，无论时，无论A为何值，上管和下管

9、均为截止，输出端呈高阻态。为何值，上管和下管均为截止，输出端呈高阻态。输入端与输出端被隔离。输入端与输出端被隔离。三态门通常用于多路数据的切换。三态门通常用于多路数据的切换。3.1.3 门电路的主要外特性参数门电路的主要外特性参数 开门电平开门电平VON与关门电平与关门电平VOFF 输出高电平输出高电平VOH与输出低电平与输出低电平VOL 扇入系数扇入系数Nr 扇出系数扇出系数Nc VON:使输出达到标准低电平时，应在输入端施加的最小电平值；使输出达到标准低电平时，应在输入端施加的最小电平值；VOFF:使输出达到标准高电平时，应在输入端施加的最大电平值。使输出达到标准高电平时，应在输入端施加的

10、最大电平值。VON与与VOFF的差距越大，抗干扰能力越强，但所需驱动信号的幅度越大。的差距越大，抗干扰能力越强，但所需驱动信号的幅度越大。VOH：输入端接低电平、输出端开路时，器件输出的实际电平值；：输入端接低电平、输出端开路时，器件输出的实际电平值；VOL ：输入端接高电平、输出端开路时器件输出的实际电平值。：输入端接高电平、输出端开路时器件输出的实际电平值。Nr:器件的输入端数目。一般为器件的输入端数目。一般为15，最多不超过，最多不超过8。若器件的输入端不够，可采取级联的方式扩展；若器件有多余的输入端，若器件的输入端不够，可采取级联的方式扩展；若器件有多余的输入端，则应在保证所需逻辑功能

11、的前提下，将多余的输入端接则应在保证所需逻辑功能的前提下，将多余的输入端接“地地”或接高电平。或接高电平。Nc：输出端最多能驱动其它同类门的输入端的个数。标准：输出端最多能驱动其它同类门的输入端的个数。标准TTL门为门为8。平均时延平均时延tPD tPD：信号通过实际逻辑门时，输出信号滞后于输入信号的平均时间。：信号通过实际逻辑门时，输出信号滞后于输入信号的平均时间。tPHLtPLHAF1AF50%50%1()2PDPHLPLHttt 从输入波形上升沿的从输入波形上升沿的50处，到输出波形下降沿的处，到输出波形下降沿的50处之间的时间间处之间的时间间隔定义为前沿延迟隔定义为前沿延迟tPLH，定

12、义，定义tPHL为类似的后沿延迟，为类似的后沿延迟，则平均时延为：则平均时延为：平均时延反映了门电路的工作速度。平均时延反映了门电路的工作速度。3.1.4 3.1.4 正逻辑与负逻辑正逻辑与负逻辑负逻辑：用高电平负逻辑：用高电平 H H 表示逻辑值表示逻辑值“0”，用低电平，用低电平 L L 表示逻辑值表示逻辑值“1”。问题：正逻辑下的与门问题：正逻辑下的与门，在，在负逻辑下是什么门？负逻辑下是什么门？A BFL LLL HLH LLH HHABFA BF0 000 101 001 11A BF1 111 010 110 00与门电路与门电路 用电平表示与用电平表示与门的功能。门的功能。注意：

13、不管注意：不管是正逻辑还是负是正逻辑还是负逻辑，电平关系逻辑，电平关系是一样的。是一样的。用用正逻辑描述正逻辑描述与门的逻辑功能，与门的逻辑功能，结果为与运算。结果为与运算。用负用负逻辑描逻辑描述述“与门与门”的的逻辑功能。结逻辑功能。结果为或运算。果为或运算。结论：正逻辑下的与门结论：正逻辑下的与门，在，在负逻辑下却实现或逻辑运算。负逻辑下却实现或逻辑运算。照此分析，可得如下结论：照此分析，可得如下结论：正逻辑下的或门正逻辑下的或门，在，在负逻辑下实现与运算；负逻辑下实现与运算；正逻辑下的非门正逻辑下的非门，在，在负逻辑下仍然实现非运算。负逻辑下仍然实现非运算。为便于区分采用何种逻辑，在逻辑

14、符号的输入端上加一个小圆圈表为便于区分采用何种逻辑，在逻辑符号的输入端上加一个小圆圈表示负逻辑下的门电路符号。示负逻辑下的门电路符号。常用逻辑门的正逻辑和负逻辑符号如下：常用逻辑门的正逻辑和负逻辑符号如下：正逻辑负逻辑1或门与门与门或门 1与非门 1或非门 1或非门与非门=1异或门=同或门3.2 组合逻辑电路分析 目的：已知一个逻辑电路，找出其输入与输出之间的逻辑关系，从而了解目的：已知一个逻辑电路，找出其输入与输出之间的逻辑关系，从而了解 电路的逻辑功能。进一步地，还可以评价其设计方案的优劣，改进电路的逻辑功能。进一步地，还可以评价其设计方案的优劣，改进 和完善电路的结构；和完善电路的结构；

15、3.2.1 基本分析方法 例例 给定逻辑电路如图，分析其功能，并作出评价给定逻辑电路如图，分析其功能，并作出评价。ABCFABCFP1P2P3给定逻辑电路图给定逻辑电路图在图中标出有关中间量在图中标出有关中间量 从输入端开始逐级从输入端开始逐级写出函数表达式写出函数表达式 123PABBCACPP123FABAPCPPBC化为最简与化为最简与或表达式或表达式 FABBC ACAB BCACABBCAC列出真值表列出真值表 A B CF0 0 000 0 100 1 000 1 111 0 001 0 111 1 011 1 11分析电路的分析电路的逻辑功能逻辑功能 分析：分析：A A、B B、

16、C C 三人对某事三人对某事件进行表决件进行表决 同意用同意用“1”“1”表示；表示；不同意用不同意用“0”“0”表示。表示。表决结果为表决结果为F F F F=1=1：该事件通过；：该事件通过；F F=0=0：该事件未通过。：该事件未通过。结论：多数表决逻辑。结论：多数表决逻辑。3.2.2 半加器与全加器 用途：组成算术加法运算部件的重要单元电路用途：组成算术加法运算部件的重要单元电路。先分析两个二进制数的相加过程先分析两个二进制数的相加过程:最低位的情况：最低位的情况：两个一位二进制加数参加运算，两个一位二进制加数参加运算，并产生本位的和及进位位。并产生本位的和及进位位。具有这种功能的算术

17、加法电路具有这种功能的算术加法电路 称为半加器。称为半加器。其它位的情况：其它位的情况：除两个一位二进制加数外，低除两个一位二进制加数外，低 一级的进位也要参加运算，并产生一级的进位也要参加运算，并产生 本位的和及进位位。本位的和及进位位。具有这种功能的算术加法电路具有这种功能的算术加法电路 称为全加器。称为全加器。半加器a0b0s0c0CO全加器aibisiciCOci-1Ci半加器的框图半加器的框图逻辑符号逻辑符号逻辑符号逻辑符号全加器的框图全加器的框图例例3.1 3.1 分析如图半加器电路。分析如图半加器电路。根据表达式写出根据表达式写出真值表真值表 A BCOS0 0000 1011

18、0011 110半加器电路半加器电路 oSABCAB根据电路写出输根据电路写出输出表达式出表达式 分析：分析：已知一位二进制数的算术运算规则：已知一位二进制数的算术运算规则：0100,0101,1001,1 110 对比对比真值表可知真值表可知：和的低位与：和的低位与S 一致、进位位与一致、进位位与CO 一致。一致。结论：图示电路实现了半加器。结论：图示电路实现了半加器。例例3.2 3.2 分析如图全加器电路。分析如图全加器电路。COS11=1=1ABCiHiSHCHABiSABC全加器电路全加器电路根据电路写出输出表达式根据电路写出输出表达式 oiCABHC()iABAB CiiABABCA

19、BC()()iiA BBCB AAC()iABAB CCO A BCOS0 0 0000 0 1010 1 0010 1 1101 0 0011 0 1101 1 0101 1 111根据表达式写出真值表根据表达式写出真值表 00000001010100101 11010001101101 10101 1 111 对比算术运算对比算术运算结论：结论：图示电路实现了全图示电路实现了全加器。加器。对比对比真值表可知真值表可知：和的低位与和的低位与S 一致，一致，进位位与进位位与CO 一致。一致。分析分析二进制数加法运算的实现二进制数加法运算的实现 CiCoCoCiCoCiCoa0b0a1b1a2b

20、2a3b3s0s1s2s3co被加数：被加数：3210aa a a a32 1 0bb b bb加数：加数：3 2 1 0ss s s s和：和：将其逐位相加，较低位相加产生的进位参与较高位相加。最后将其逐位相加，较低位相加产生的进位参与较高位相加。最后输出各位和、最高位的进位输出各位和、最高位的进位Co o。特点：特点：实现方法简便，但电路的工作速度较慢。因为较高位要完成运算，实现方法简便，但电路的工作速度较慢。因为较高位要完成运算，必须要有较低位送来的进位。在较低位完成运算之前，较高位的输出是必须要有较低位送来的进位。在较低位完成运算之前，较高位的输出是不真实的。最终完成运算花费的时间是各

21、级加法器的时延之和。不真实的。最终完成运算花费的时间是各级加法器的时延之和。解决办法：采用先行进位的方案（后续课程中讨论）。解决办法：采用先行进位的方案（后续课程中讨论）。2.2.3 编码器与译码器 编码器编码器：改变原始数据的表示形式，以便存储、传输和处理。改变原始数据的表示形式，以便存储、传输和处理。译码器：将编码后的数据变换为原始数据的形式。译码器：将编码后的数据变换为原始数据的形式。1.38译码器译码器 ABC111F0F1F2F3F4F5F6F7 电路结构分析：电路结构分析：CBA为为3位二进制码输入，位二进制码输入，F7F0为为8路输出。路输出。01234567FABCFABCFA

22、BCFABCFABCFABCFABCFABC 写出逻辑表达式：写出逻辑表达式：由表达式列出译码器的真值表由表达式列出译码器的真值表 A B CF7 F6 F5 F4 F3 F2 F 1 F00 0 01 1 1 1 1 1 1 00 0 11 1 1 1 1 1 0 10 1 01 1 1 1 1 0 1 10 1 11 1 1 1 0 1 1 11 0 01 1 1 0 1 1 1 11 0 11 1 0 1 1 1 1 11 1 01 0 1 1 1 1 1 11 1 10 1 1 1 1 1 1 1 分析分析:当输入当输入ABC=000时，只有时，只有F0=0，其他输出都为，其他输出都为

23、1；当输入当输入ABC=001时，只有，其余全为时，只有，其余全为1；结论结论:实现将输入的二进制码译为相应输出线上的低电平。实现将输入的二进制码译为相应输出线上的低电平。10F 2.8421码至格雷码编码器码至格雷码编码器 8421码码:用四位二进制码用四位二进制码 B8B4B2B1 表示一个十进制数表示一个十进制数 N 的编码的编码.四个二进制位由高到低的权分别为四个二进制位由高到低的权分别为8、4、2、1:N=8B8+4B4+2B2+1B1 例如例如,十进制数十进制数5用用8421码表示为码表示为:80+41+20+11=5 即即:5=(0101)8421格雷码格雷码:对二进制形式表示的

24、码作如下变换得到的码对二进制形式表示的码作如下变换得到的码.例如例如,将二进制码将二进制码0101变换为格雷码变换为格雷码,变换操作为变换操作为:二进制码二进制码 0 1 0 1格格 雷雷 码码 0 1 1 188484242121GBGBBGBBGBB=1G8G4G2G1B8B4B2B1=1=1例例:分析如图的格雷码编码器分析如图的格雷码编码器格雷码编码器电路格雷码编码器电路根据表达式写出真值表根据表达式写出真值表 根据电路写出输出表达式根据电路写出输出表达式 B8 B4 B2 B1G8 G4 G2 G10 0 0 00 0 0 00 0 0 10 0 0 10 0 1 00 0 1 10

25、0 1 10 0 1 00 1 0 00 1 1 00 1 0 10 1 1 10 1 1 00 1 0 10 1 1 10 1 0 01 0 0 01 1 0 01 0 0 11 1 0 1格雷码的特点格雷码的特点:任何两个相邻码字只有一位不同，减少信号跳变的几率任何两个相邻码字只有一位不同，减少信号跳变的几率,从而减少干扰。从而减少干扰。3.键盘编码器键盘编码器功能功能:某编号的按键按下时某编号的按键按下时,输出相应的输出相应的8421码。码。注注:按键未压下时，触点经电阻与地接通，向电路输入低电平；按键未压下时，触点经电阻与地接通，向电路输入低电平；按键压下时，触点与电源按键压下时，触点

26、与电源VDD接通，向电路输入高电平。接通，向电路输入高电平。电路电路:B8B2B4B1K0K1K2K3K4K5K6K7K8K9 111 11 1 11VDD8898944567456722367236711357913579()BKKKKBKKKKKKKKBKKKKKKKKBKKKKKKKKKK逻逻辑辑表表达达式式真真值值表表K9 K8 K7 K6 K5 K4 K3 K2 K1 K0B8 B4 B2 B10 0 0 0 0 0 0 0 0 10 0 0 00 0 0 0 0 0 0 0 1 00 0 0 10 0 0 0 0 0 0 1 0 00 0 1 00 0 0 0 0 0 1 0 0

27、00 0 1 10 0 0 0 0 1 0 0 0 00 1 0 00 0 0 0 1 0 0 0 0 00 1 0 10 0 0 1 0 0 0 0 0 00 1 1 00 0 1 0 0 0 0 0 0 00 1 1 10 1 0 0 0 0 0 0 0 01 0 0 01 0 0 0 0 0 0 0 0 01 0 0 18421码2.2.4 总线收发器总线收发器 总线总线:各种数据的公共传输通道。各种数据的公共传输通道。总线发送器的功能总线发送器的功能:多路数据通过总线发送或接收：多路数据通过总线发送或接收：总线总线收发器A2 A1 A0B2 B1 B0B7A7DIRENEN：收发允许控制信号：收发允许控制信号 EN=0，允许数据传输；，允许数据传输；EN=1，A、B端呈高阻态，总线可用端呈高阻态，总线可用 于其他部件之间的数据传输。于其他部件之间的数据传输。DIR：数据传输方向控制信号数据传输方向控制信号 DIR=0，总线上的数据可从，总线上的数据可从B端传到端传到A端；端；DIR=1，A端的数据可传到总线上。端的数据可传到总线上。8位总线收发器位总线收发器示意图示意图