《嵌入式系统基础教程》第08讲-第4章ARM片上总线和ARM课件.ppt

1、嵌入式系统原理与开发嵌入式系统原理与开发第第8讲讲南京大学计算机系 俞建新主讲2008年春季2008年6月28日南京大学计算机系2第第4章章ARM体系结构体系结构l本章主要介绍以下内容：lARM体系结构版本lARM处理器系列lARM流水线lARM工作模式和工作状态lARM寄存器组织lARM存储器组织lARM的异常中断lAMBA和ARM7TDMI2008年6月28日南京大学计算机系34.8 AMBA和和ARM7TDMIl介绍以下内容lARM处理器的片上总线AMBAl典型的ARM处理器核ARM7TDMI2008年6月28日南京大学计算机系44.1 ARM片上总线片上总线-AMBAlARM公司为单个

2、或者多个ARM处理器芯核提供的独立总线规格说明。l英文全称是：lAdvanced Microcontroller Bus Architecturel目前版本是3.0版l2.0版AMBA标准定义了三组总线：lAHB(AMBA高性能总线)lASB(AMBA系统总线)lAPB(AMBA外设总线)2008年6月28日南京大学计算机系5AHB、ASB和和APBlAMBA规范定义了3种总线：lAHB(Advanced High-performance Bus)l用于连接高性能系统模块。它支持突发(burst)数据传送方式及单个数据传送方式，所有时序都以单一时钟的沿为基准。lASB(Advanced Sys

3、tem Bus)l用于连接高性能系统模块，它支持突发数据传送模式。lAPB(Advance Peripheral Bus)l为低性能的外围部件提供较简单的接口。2008年6月28日南京大学计算机系6典型的基于典型的基于AMBA的的SOC系统系统l一个典型的基于AMBA的微控制器将使用AHB或ASB总线，再加上APB总线，如右图所示。lASB总线是旧版的系统总线；而AHB则较晚推出，以增强对更高性能、综合及时序验证的支持。2008年6月28日南京大学计算机系74.2 ARM7TDMI核核lARM7TDMI是世界上广泛使用的32位嵌入式RISC处理器，它是目前用于低端的ARM处理器核，且应用范围很

4、广。lARM7TDMI 的名称含义如下：lARM7：ARM6 32位整型核的3V兼容版本；lT：16位压缩指令集Thumb；lD：在片调试(debug)支持，允许处理器响应调试请求暂停；lM：64位增强型乘法器(multiplier)，与以前处理器相比性能更高，产生全64位结果；lI：嵌入式ICE硬件提供片上断点和调试点支持。2008年6月28日南京大学计算机系84.2.1 ARM7TDMI介绍介绍lARM7TDMI处理器是ARM7处理器系列成员之一，是目前应用很广的32位高性能嵌入式RISC处理器。l本节介绍ARM7TDMI的以下4个内容l基本特点l框图、内核和功能图l体系结构l存储器接口2

5、008年6月28日南京大学计算机系9ARM7TDMI基本特点基本特点lARM7TDMI基本特点包含以下内容：l指令流水线l存储器访问l存储器接口l嵌入式ICE-RT逻辑2008年6月28日南京大学计算机系10指令流水线指令流水线lARM7TDMI使用流水线以提高处理器指令的流动速度。流水线允许几个操作同时进行，以及处理和存储系统连续操作。lARM7TDMI使用3级流水线，因此，指令的执行分3个阶段：取指、译码和执行。l正常操作流水：l在执行当前一条指令的同时，后续的一条指令被译码，后续的第二条指令从存储器中被取出。2008年6月28日南京大学计算机系11指令流水线的功能段划分指令流水线的功能段

6、划分从存储器取指令指令所用的寄存器译码从寄存器组中读寄存器，执行移位和ALU操作，将寄存器写回到寄存器组执行译码取指PC-8PC-4PC2008年6月28日南京大学计算机系12ARM7的的3级流水线示意图级流水线示意图取指取指译码执行ARMThumbPC+8PC+4PC+4PC+2PCPC取指译码译码执行取指译码执行执行取指译码执行取指译码执行T1T2T3T4T5当前执行指令的所在地址2008年6月28日南京大学计算机系13存储器访问特点存储器访问特点lARM7TDMI核是冯诺依曼(Von Neumann)体系结构，使用单一32位数据总线传送指令和数据。只有加载、存储和交换指令可以访问存储器中

7、的数据。l数据可以是：8位(字节)、16位(半字)和32位(字)。l字必须是4字节边界对准，半字必须是2字节边界对准。2008年6月28日南京大学计算机系14存储器接口特点存储器接口特点lARM7TDMI存储器接口特点如下：l速度相关控制信号流水作业l方便片内和片外快速突发(burst)访问模式2008年6月28日南京大学计算机系154种存储周期种存储周期l空闲周期（I）l非顺序周期（N）l顺序周期（S）l协处理器寄存器传送周期（C）2008年6月28日南京大学计算机系16嵌入式嵌入式ICE-RT逻辑逻辑l为ARM7TDMI核提供了集成的在片调试支持l可用来设置断点或观察点出现的条件l嵌入式I

8、CE-RT逻辑包含调试通信通道lDCC，Debug Communications ChannellDCC用于在目标和宿主调试器之间传送信息l嵌入式ICE-RT逻辑通过JTAG(Joint Test Action Group)测试访问口进行控制2008年6月28日南京大学计算机系17ARM7TDMI体系结构体系结构lARM7TDMI有如下2个指令集：l32位ARM指令集；l16位Thumb指令集。l属于ARMv4T体系结构体系结构的实现l特点是：l1指令集压缩l2Thumb指令集2008年6月28日南京大学计算机系18指令集压缩指令集压缩l对于传统的微处理器体系结构，指令和数据具有同样的宽度。l

9、与16位体系结构相比，32位体系结构在操纵32位数据时呈显了更高的性能，并可更有效地寻址更大的空间。l一般来讲，16位体系结构比32位体系结构具有更高的代码密度，但只有近似一半的性能。lThumb在32位体系结构上实现了16位指令集，以提供：l比16位体系结构更高的性能；l比32位体系结构更高的代码密度。2008年6月28日南京大学计算机系19Thumb指令集指令集lThumb指令集是通常使用的32位ARM指令集的子集。l每条Thumb指令是16位长，有相应的对于处理器模型有相同效果的32位ARM指令。lThumb指令在标准的ARM寄存器配置下进行操作，在ARM和Thumb状态之间具有出色的互

10、操作性。l执行时，16位Thumb指令透明地实时解压缩成32位ARM指令，且没有性能损失。lThumb具有32位核的所有优点：l32位寻址空间；l32位寄存器；l32位移位器和算术逻辑单元ALU(Arithmetic Logic Unit)；l32位存储器传送。2008年6月28日南京大学计算机系20Thumb指令集（续）指令集（续）lThumb因而可提供长的转移范围、强大的算术运算能力和大的寻址空间。lThumb代码的长度是ARM代码长度的65，当从16位存储系统运行时，提供ARM代码160的性能。lThumb使ARM7TDMI核非常适用于有存储器宽度限制且代码密度为重要的嵌入式应用场合。l

11、由于ARM7TDMI具有16位Thumb指令集和32位ARM指令集，这使设计者能根据他们的应用要求在子程序级灵活地强调性能或代码长度。2008年6月28日南京大学计算机系21框图、内核和功能图框图、内核和功能图l参看下面的三张内部电路结构图lARM7TDMI处理器框图lARM7TDMI主处理器逻辑lARM7TDMI处理器功能图l有关图中的引脚信号请参看PDF资料文件 ARM7TDMI的所有信号描述2008年6月28日南京大学计算机系22ARM7TDMI处理器框图处理器框图2008年6月28日南京大学计算机系23ARM7TDMI主处理器主处理器2008年6月28日南京大学计算机系24ARM7TD

12、MI处理器功能图处理器功能图2008年6月28日南京大学计算机系25ARM7TDIM部分信号解释部分信号解释lAPE(address pipe line enable)lALE(address latch enable)lABE(address bus enable)lLOCK(locked operation)lMCLK(memory clock input)lnWAIT(not wait)lECLK(external clock output)lnRESET(not reset)lnRW(not read/write)lnMREQ(not memory request)2008年6月28日

13、南京大学计算机系26APE信号信号lAPE(address pipe line enable)l选择地址总线、LOCK、MAS1:0、nRW、nOPC和nTRANS信号是操作在流水线方式(APE为高)还是非流水线方式(APE为低)。2008年6月28日南京大学计算机系27ALE信号信号lALE(address latch enable)l提供这个信号用以与以前的ARM处理器兼容。l对于新设计，若需要地址重新定义时，ARM公司则推荐使用APE，并将ALE接高。l当该信号为低时，锁存地址总线、LOCK、MAS1:0、nRW、nOPC和nTRANS信号。这可允许这些地址信号在整个存储器访问周期内都有

14、效。l例如，当与ROM接口时，在数据被读出之前地址必须一直有效。2008年6月28日南京大学计算机系28ABE信号信号lABE(address bus enable)l该引脚信号为高时，地址总线有效。l当它为低时禁止总线驱动，使地址总线进入高阻状态。l也用同样的方法控制LOCK、MAS1:0、nRW、nOPC和nTRANS信号。若系统没有要求，则禁止地址驱动，ABE必须接高。2008年6月28日南京大学计算机系29LOCK信号信号lLOCK(locked operation)l一个受APE、ALE和ABE控制的信号。lLOCK用于向仲裁器指示总线上正在进行原子性(atomic)操作。l当处理器

15、执行一个锁定内存区访问时为高，则表明正在执行SWP和SWPB指令。此信号用来防止控制器允许其它器件访问存储器。l信号值为高表明这些指令执行原子性读写操作，可用于实现信号量。lLOCK通常为低。2008年6月28日南京大学计算机系30MCLK信号信号lMCLK(memory clock input)l所有存储器访问和处理器操作的主时钟。时钟速度可以减慢到以允许访问慢速外设或存储器。另外，nWAIT可与自由运行的MCLK一起使用以获得同样的效果。2008年6月28日南京大学计算机系31nWAIT信号信号lnWAIT(not wait)l当它为低时，处理器将其访问时间延长几个MCLK周期，这对访问低

16、速存储器或外围设备有用。在内部nWAIT与MCLK进行逻辑“与”且必须仅在MCLK为低时改变。当nWAIT不使用时，它必须接高。l相当于x86处理器的Ready信号（输入，高电平）。2008年6月28日南京大学计算机系32ECLK信号信号lECLK(external clock output)l在正常操作中，它只是可选用nWAIT延展的MCLK，从内核输出。当内核正在被调试时，它是DCLK，由TCLK内部产生。2008年6月28日南京大学计算机系33nRESET信号信号lnRESET(not reset)l用于从已知的地址启动处理器。低电平将引起正在执行的指令非正常中止。这个信号必须保持为低至

17、少达2个时钟周期，同时nWAIT保持为高。l当它为低时，处理器执行内部周期，同时地址从复位处增值。若nRESET保持到超过最大地址界限，则地址溢出为零。当它保持为高至少1个时钟周期时，处理器从地址0重新开始。2008年6月28日南京大学计算机系34nRW 信号信号lnRW(not read/write)l读写控制信号l一个受APE、ALE和ABE控制的信号。lnRW指定传送的方向。nRW为高表明是ARM7TDMI的写周期，nRW为低表明是ARM7TDMI的读周期。S周期的突发传送始终是读突发，或者写突发。在突发传送期间不能改变方向。2008年6月28日南京大学计算机系35nMREQ信号信号ln

18、MREQ(not memory request)l存储器访问请求信号，低电平有效。在接下来的时钟周期，当处理器请求存储器访问时，它为低。2008年6月28日南京大学计算机系36存储器接口详解存储器接口详解l总线接口信号l时序图约定l总线周期l寻址信号l地址时序l数据定时信号l延长访问时间l特权模式访问l上电后的复位序列2008年6月28日南京大学计算机系37总线接口信号总线接口信号lARM7TDMI的总线接口信号可以分成如下4类：l时钟和时钟控制信号：MCLK、nWAIT、ECLK、nRESET。l地址类信号：A31:0、nRW、MAS1:0、nOPC、nTRANS、LOCK、TBIT。l存储

19、器请求信号：nMREQ、SEQ。l数据时序信号：D31:0、DIN31:0、DOUT31:0、ABORT、BL3:0。lARM7TDMI使用MCLK的上升沿和下降沿。l使用nWAIT信号可以延长总线周期。l后面部分描述一个简单系统，其中nWAIT总是高电平。2008年6月28日南京大学计算机系38A31:0 信号信号lA31:0(address)l地址相关信号，32位地址总线。l当地址总线有效时，用ALE、ABE和APE来控制。lA31:0是指定传送地址的32位地址总线。所有地址是字节地址，因而一个字访问突发导致每个周期地址总线增加4。l地址总线提供4GB的线性寻址空间。l当发出字访问信号时，

20、存储系统忽略低2位A1:0，当发出半字访问信号时，存储系统忽略低位A0。l所有数据值必须在它们固有的边界对准。所有的字必须字对准。2008年6月28日南京大学计算机系39MAS1:0 信号信号lMAS1:0(memory access size)l地址相关信号l用于指示存储系统在读和写周期所要求的数据传送的大小(字节、半字和字)。在存储周期，在MCLK下降沿之前变为有效，并保持有效直到MCLK的上升沿为止。l二进制值00、01和10分别表示字节、半字和字(11保留)。这是一个由APE、ALE和ABE控制的信号。lMAS信号的编码意义参看下表2008年6月28日南京大学计算机系40有效地址的决定

21、有效地址的决定lARM7TDMI产生的地址始终是字节地址。尽管如此，存储系统必须忽略地址的低位冗余。有效地址位参见下表：MAS1:0宽度宽度有效地址位有效地址位00字节A31:001半字A31:110字A31:211保留2008年6月28日南京大学计算机系41nOPC信号信号lnOPC(not op-code fetch)l当处理器正在从存储器取指令时，它为低。这是一个由APE、ALE和ABE控制的信号。lnOPC的输出传递有关传送的信息。MMU使用这个信号来判定访问是取操作码还是数据传送。这个信号可与nTRANS一起使用以实现访问许可权方案(access permission scheme)

22、。2008年6月28日南京大学计算机系42nTRANS信号信号lnTRANS(not memory translate)l当处理器在用户模式时，它为低。它可用于通知存储管理系统地址转换的时间，或作为非用户模式活动的标示。这是一个由APE、ALE和ABE控制的信号。lnTRANS为0：用户；lnTRANS为1：特权。lnTRANS可由LDRT和STRT指令来适当设置。lnTRANS信号的使用可以避免黑客蓄意给操作系统传送非法指针，然后让操作系统以特权模式访问存储器的可能性。当然它也会被黑客用来让用户应用去访问任意的存储位置(如IO 空间)。2008年6月28日南京大学计算机系43TBIT信号信号

23、lTBIT信号表明处理器的工作状态。l当处理器正在执行Thumb指令集时，TBIT为高；l当处理器正在执行ARM指令集时，它为低。l该信号在BX指令的第1个执行周期的第2相（状态）改变。2008年6月28日南京大学计算机系44SEQ信号信号lSEQ(quential address)l概述：指示顺序地址l当下一个存储器周期的地址与上一次存储器访问的地址紧密相关时，SEQ为高。l在ARM状态，新地址可以是相同的字或下一个字。在Thumb状态，新地址可以是相同的半字或下一个半字。l与低位地址线配合，它可用于指示下一个周期可使用快速存储器模式(例如DRAM页模式)，或用于旁路地址转换系统。2008年

24、6月28日南京大学计算机系45ABORT信号信号lABORT(memory abort)l存储系统使用该信号通知处理器其所请求的访问是不允许的。2008年6月28日南京大学计算机系46BL3:0信号信号lBL3:0(byte latch control)l字节锁存使能信号l当这些信号为高时，数据总线的值在MCLK的下降沿锁存。l对于大多数设计，这些信号必须接高电平。lBL3控制在D31:24上出现的数据的锁存；lBL2控制在D23:16上出现的数据的锁存；lBL1控制在D15:8上出现的数据的锁存；lBL0控制在D7:0上出现的数据的锁存。2008年6月28日南京大学计算机系47时序图约定时序

25、图约定l本页给出的图例适用于后面的各种时序图时钟电平由高到低瞬变电平由高/低到高总线稳定总线由稳态到高阻态总线变化总线由高阻态到稳态2008年6月28日南京大学计算机系48总线周期总线周期l流水型的ARM7TDMI总线接口能够有最长的存储周期时间用于地址译码和响应访问请求。l存储器请求信号比访问用的总线周期提前一个总线周期广播；l地址类信号比访问用的总线周期提前半个时钟周期广播。2008年6月28日南京大学计算机系49ARM7TDMI的一个存储周期的一个存储周期MCLKnMREQSEQA31:0D31:0APE高阻抗态总线变化2008年6月28日南京大学计算机系504种类型的总线周期lARM7

26、TDMI的总线接口可以实现如下4种不同类型的总线周期：l非顺序周期请求向或从某一地址传送。该地址与前一个周期使用的地址无关。l顺序周期请求向或从某一地址传送。该地址与前一个周期使用的地址相比，或相同，或大1个字或半个字。l内部周期不需要传送，因为它正在执行内部功能，不能同时执行有用的预取。l协处理器寄存器传送周期使用数据总线与协处理器进行通信，但不需要存储系统作任何动作。2008年6月28日南京大学计算机系51总线周期类型nMREQ0011SEQ0110总线周期类型总线周期类型N周期S周期I周期C周期协处理器寄存器传送周期内部周期顺序周期非顺序周期说明说明2008年6月28日南京大学计算机系5

27、2非顺序周期l非顺序周期是最简单的总线周期，在处理器请求向或从某一地址传送时出现。这个地址与前一周期使用的地址无关。存储控制器必须启动存储器访问来满足这个请求。l组成N周期的地址类和信号(nMREQ和SEQ)在总线上广播。在下一个总线周期结束时，数据在CPU和存储器之间传送。对于非顺序访问，存储系统常需要较长的访问时间(扩展时钟周期)。这为全地址译码提供了时间，或将行和列地址锁存进DRAM。2008年6月28日南京大学计算机系53非顺序存储周期信号波形图MCLKA31:0nMREQSEQnRASnCASD31:0S周期N周期aa+400有效指明N周期，即非顺序周期01有效指明S周期2008年6

28、月28日南京大学计算机系54顺序周期顺序周期l顺序周期用于实现总线上的突发传送。l这一信息可用于优化存储控制器与突发存储器件(如DRAM)接口的设计。l在顺序周期期间，ARM7TDMI请求存储器定位，这可作为顺序突发的一部分。突发传送的第一个周期，地址可与前一个内部周期相同。其它情况下地址是前一个周期的地址增加一个量，即：l对于字访问的突发，地址增加4字节；l对于半字访问的突发，地址增加2字节；l不可能有字节访问的突发。2008年6月28日南京大学计算机系55突发传输突发传输l突发总是从N周期或合并的IS周期开始，接着是S周期。突发组成相同类型的传送。在突发传送期间，A31:0信号增加，其它地

29、址类信号不受突发影响。l突发中所有的访问具有相同的数据宽度、方向和保护类型。l存储系统顺序访问与非顺序访问相比响应更快，需要更短的访问时间。2008年6月28日南京大学计算机系56突发类型突发类型突发类型突发类型字读字写半字读地址增加地址增加4字节4字节2字节ARM7TDMI核取代码或LDM指令原原 因因STM指令取Thumb代码2008年6月28日南京大学计算机系57顺序访问周期N周期S周期S周期MCLKA31:0nMREQSEQnRASnCASD31:0a+4a+8a+12anMREQ,SEQ信号组合=01指明S周期2008年6月28日南京大学计算机系58内部周期l在内部周期期间，ARM7

30、TDMI不要求存储器访问，因为正在执行内部功能，不能同时执行有用的预取。l只要可能，ARM7TDMI就广播下一次访问的地址以便开始译码，但存储控制器不允许进行存储器访问。2008年6月28日南京大学计算机系59内部周期示意图内部周期示意图MCLKA31:0nMREQSEQnRASnCASD31:0N周期S周期I周期C周期a+12a+8a+4anMREQ,SEQ信号组合=10指明I周期，即内部周期nMREQ,SEQ信号组合=11指明C周期,即协处理周期2008年6月28日南京大学计算机系60合并的IS周期lARM7TDMI尽可能实现总线优化以得到额外的时间进行存储器译码。当这种情况发生时，下一个

31、存储周期的地址在内部周期期间就在总线上广播。这时允许存储控制器来进行地址译码，但在这个周期不允许启动存储器访问。l在合并的IS周期，对于同一存储位置，下一个周期是顺序周期。这时进行访问，存储控制器必须启动存储器访问。l参看下面图解2008年6月28日南京大学计算机系61合并的IS周期示意图A31:0MCLKnMREQSEQnRASnCASD31:0I周期S周期nMREQ,SEQ信号组合=10指明I周期，即内部周期nMREQ,SEQ信号组合=01指明S周期,即顺序周期2008年6月28日南京大学计算机系62协处理器寄存器传送周期l在协处理器寄存器传送期间，ARM7TDMI使用数据总线向或从协处理

32、器传送数据。l不需要存储周期，存储控制器不启动事务(transaction)。l在协处理器寄存器传送期间，存储系统不允许驱动数据总线。l参看下图2008年6月28日南京大学计算机系63协处理器传送周期示意图N周期C周期MCLKA31:0nMREQSEQD31:0协处理器存储器存储器2008年6月28日南京大学计算机系64ARM存储周期时序一览N周期S周期I周期C周期MCLKA31:0nMREQSEQnRASnCASD31:0aa+4a+82008年6月28日南京大学计算机系65对代码的执行进行统计对代码的执行进行统计2008年6月28日南京大学计算机系66ADS工具中对四种周期的统计工具中对四

33、种周期的统计2008年6月28日南京大学计算机系67地址时序地址时序lARM7TDMI的地址总线工作在两种配置方式之一l流水线方式流水线方式lAPE信号接高电平l非流水线方式非流水线方式lAPE信号接低电平l注：ARM公司极力推荐在新的设计中使用流水的地址时序以获得最佳系统性能。ARM公司极力推荐ALE接高，并且在新设计中不使用。2008年6月28日南京大学计算机系68流水线地址流水线地址当APE为高时，ARM7TDMI的地址在存储周期前MCLK的上升沿之后有效。MCLKAPE接高电平接高电平nMREQSEQA31:0D31:02008年6月28日南京大学计算机系69非流水线地址非流水线地址在

34、仅包含SRAM和ROM的系统中，APE可以置为低以产生所需的地址时序。因为 SRAM和ROM要求在整个存储周期内保持地址稳定。在这种配置中，在MCLK下降沿之后地址有效。MCLKnMREQSEQA31:0D31:0APE接低电平接低电平2008年6月28日南京大学计算机系70数据定时信号数据定时信号l1D 31:0、DOUT31:0和DIN31:0l2BUSEN信号l3ABORT信号，参看前面的ABORT解释l4字节锁存使能（由BL3:0信号决定）l5字节和半字访问（由MAS1:0信号决定）2008年6月28日南京大学计算机系71ARM7TDMI外部总线结构外部总线结构嵌入式嵌入式ICE逻辑逻

35、辑ARM7TDMI主处理器逻辑主处理器逻辑缓冲控制锁存控制锁存锁存GD31:0DOUT31:0DIN31:02008年6月28日南京大学计算机系72D31:0信号信号lD31:0(data bus)l用于处理器与外部存储器之间的双向数据传送。l在读周期，输入数据必须在MCLK的下降沿有效。l在写周期，在MCLK的下降沿之前输出数据保持有效。与BUSEN的值无关，除读周期外，数据总线总是被驱动。因此，若使用单向数据总线，那么它必须留着不接。2008年6月28日南京大学计算机系73DIN31:0和和DOUT31:0信号信号lDIN31:0(data input bus)l用于从存储器向处理器传送指

36、令和数据的单向总线。该总线仅当BUSEN为高时使用。若不用则必须将其接低。在读周期，在MCLK下降沿对该总线采样。lDOUT31:0(data output bus)l用于从处理器向存储系统传送数据的单向总线。该总线仅当BUSEN为高时使用，否则驱动为零。在写周期，输出数据在MCLK为低时变为有效，并保持有效直到MCLK下降沿之后。2008年6月28日南京大学计算机系74BUSEN信号信号lBUSEN(data bus configuration)l该静态配置信号用于选择是用双向数据总线(D31:0)还是用单向数据总线(DIN31:0和DOUT31:0)在处理器和存储器之间传送数据。l参看上图

37、（ARM7TDMI外部总线结构）l当BUSEN为低时，选用D31:0，并将DOUT31:0的值驱动为零，将DIN31:0忽略，且必须接低。l当BUSEN为高时，选用DIN31:0和DOUT31:0，将D31:0忽略，且必须留着不接。2008年6月28日南京大学计算机系75ABORT信号信号l意义：lABORT(中止)表明没有成功地完成存储器事务。l采样时刻：l在S周期和N周期，当总线周期结束时对ABORT采样。l处理器操作：l若在数据访问时认定ABORT，则引起处理器采用数据中止陷阱(data abort trap)；l若在取操作码时认定ABORT，则中止进入流水线；l若执行指令，则采用预取中

38、止陷阱(prefetch abort trap)。l用途：l存储器管理系统可以使用ABORT以实现诸如基本的存储器保护方案或要求分页的虚拟存储器系统。2008年6月28日南京大学计算机系76nENOUT信号信号lnENOUT(not enable output)l写周期，在MCLK上升沿之前将该信号驱动为低，且在整个周期保持为低。在共享总线的应用中，这可被用于辅助仲裁。l在双向数据总线操作周期中，驱动为低表明处理器正在驱动D31,0作为输出。2008年6月28日南京大学计算机系77单向总线外部连接单向总线外部连接l单向总线一般用于ASIC嵌入式应用的内部。在外部，大多数系统仍需要双向数据总线与

39、外部存储器接口。下图表明如何在ASIC的缓冲物(pad)中合并单向总线，以便与外部双向总线相连。ARM7TDMInENOUTXDATA31:0DIN31:0DOUT31:0PAD2008年6月28日南京大学计算机系78延长访问时间延长访问时间lARM处理器有两种延长访问时间的方法：l调制MCLKl使用nWAIT控制总线周期lARM处理器不包含任何依靠有规律的时钟来管理内部状态的动态逻辑。因此，对于MCLK可被延长的最长时间或nWAIT保持低电平的最长时间没有限制。l如果要使用嵌入式跟踪宏单元(ETM)从跟踪口上获得指令和数据跟踪信息，则必须使用nWAIT信号来延长访问时间。2008年6月28日

40、南京大学计算机系79特权模式访问特权模式访问lARM处理器共有七种运行模式。分别是：l用户(User，usr)；l系统(System，sys)；l快中断(Fast Interrupt reQuest，fiq)；l中断(Interrupt ReQuest，irq)；l管理(Supervisor，svc)；l中止(Abort，abt)；l未定义(Undefined，und)q除用户模式之外的六种模式称为特权模式q处于特权模式时可以访问系统的全部资源q特权模式由nTRANS引脚信号的高电平决定特权模式2008年6月28日南京大学计算机系80nTRANS信号lnTRANS(not memory tra

41、nslate)lnTRANS信号是输出信号lnTRANS=0 用户模式指令lnTRANS=1 特权模式指令l用于区分用户访问和特权访问。l当处理器在用户模式时，它为低。它可用于通知存储管理系统地址转换的时间，或作为非用户模式活动的标示。l由APE、ALE和ABE控制的信号。2008年6月28日南京大学计算机系81加电复位加电复位l加电复位初始阶段，nMREQ和SEQ无定义。l在加电复位中间阶段，即当nRESET变为高电平后并且从复位向量(地址0 x00000000)取第1条指令之前，ARM核经过两个内部周期。处理器执行的这两个内部周期阶段由nMREQ和SEQ信号指明。l内部周期执行完毕之后执行

42、一个非顺序周期，尔后执行连续的顺序周期。l初始地址和增加值由复位发生时的内核状态决定。l在执行第1条指令之前，用3个MCLK周期使这条指令通过ARM指令流水线的取指一译码一执行段。l参看下图2008年6月28日南京大学计算机系82ARM7TDMI复位时序图复位时序图MCLKnRESETA31:0D31:0nMREQSEQnEXEC取指取指1译码1译码1执行1执行10号地址4号地址8号地址2008年6月28日南京大学计算机系83第第8讲重点讲重点lARM片上总线AMBAlAHB、ASB和APBlARM7TDMI的基本特点l三级流水线l处理器框图l嵌入式ICE-RT逻辑lARM和Thumb两种指令

43、集l重要信号l存储器接口l总线周期类型l外部总线安排2008年6月28日南京大学计算机系84第第8讲讲 复习题与思考题复习题与思考题l目前AMBA片上总线有哪几个版本，它们的主要特点是什么？lARM7TDMI核指令流水线是几级流水线？lARM7TDMI的版本变量有四个，分别代表什么含义？lARM7TDMI主时钟信号的名称是什么？lARM7TDMI处理器的引脚信号可以分成哪几大类？l典型的基于ARM7TDMI核的处理器是什么？l嵌入式ICE-RT逻辑起什么作用？l从复位时刻开始到ARM7TDMI处理器执行第一条指令，其中间要经过几个时钟周期？2008年6月28日南京大学计算机系85第第8讲结束讲结束谢谢大家的使用！欢迎大家提出宝贵意见和建议！