FPGA技术小结教案课件.ppt

1、FPGA技术小结教案技术小结教案教学目标 整理和归纳FPGA的分类原理、FPGA的应用设计方法学;对前述课程的有关FPGA的基本理论和设计流程、设计技术的关键点给出整体的综合的归纳和小结;为顺利进入应用设计实验，奠定基础。主要内容 nFPGA分类原理的小结 nFPGA应用设计方法的小结 n国内外FPGA专业网站的名称、有关专业书籍 nFPGA应用设计实验 n附录:实验题目FPGA分类原理的小结 n不同编程原理的分类特征 n不同规模的分类特征 n系统级平台FPGA器件的主要特征 三类主流FPGA的比较表 功能名称编程开关 相对功耗 可编程的灵活性 系统时延 系统资源的利用率 SRAM FPGA

2、SRAM挥发性 小大不可预测相对高FLASH（EEPROM）CPLD FLASH非挥发性 大最小可预测不高反熔丝FPGA 无源开关一次性 最小最大不可预测最高100%目前FPGA的发展方向n大规模系统级 n低电压绿色器件 n专用功能器件 n模拟/数字混合FPGA n局部重构、自重构、动态重构器件 n自重构自适应器件FPGA应用设计方法的小结 n设计流程 n应用设计的基本点n设计流程的关键点 n综合概念与设计技巧设计流程 设计输入设计输入设计实现设计实现设计下载设计下载前前后后仿仿真真器件器件应用设计的基本点 nEDA工具 nIP及元件库资源 n目标下载板（硬件实验目标）设计流程的关键点 n设计

3、输入n设计实现n设计仿真n设计下载综合概念与设计技巧 逻辑资源优化n 综合的概念 根据约束条件的电路构成优化n 器件的选择原则n 流水线技术n 低功耗设计原则n 组合门控的影响国内外FPGA专业网站的名称、有关专业书籍 nhttp:/ category=Publications/FPGA+Device+Families/Spartan- 西安电子科大出版社 褚振勇 等编FPGA应用设计实验 n实验题目实验一 随机数发生器的原理分析与设计实现 实验二 四位乘法器的设计，要求用两种不同的电路实现n实验的安排n实验报告需要注意的要点附录 课堂教学提问：nFPGA的主要三种分类，试列其主要特征？n分别

4、分析比较三类FPGA在编程灵活性、资源利用率、时延特性方面的优劣和原因n现代大规模的FPGA中，其DLL、BMEM、PIO等特征说明n试述你知道的设计输入方法，主流的档案格式是？n试述设计实现的参数指引和条件约束n为何功能仿真正确的电路，在设计实现后的时延仿真时，可能出现逻辑错误，分析主要原因，罗列解决方法。不同编程原理的分类特征 n SRAM FPGAn FLASH（EEPROM）CPLDn 反熔丝FPGA 返回SRAM FPGA 特征：挥发性的MEM 工作时一般外接PROM 系统时延不可预测 结构图SRAM开关图返回SRAM FPGA结构图返回SRAM开关图返回FLASH（EEPROM）C

5、PLD 特征：非挥发MEM 工作时不需外接配置 系统时延可预测结构图MACROCELL图 返回FLASH（EEPROM）CPLD结构图返回MACROCELL图返回反熔丝FPGA 特征：无源开关（一次性可编程）工作时不需外接配置 系 统时延不可预测 功耗相对低 结构图反熔丝图 返回反熔丝FPGA结构图返回反熔丝图返回不同规模的分类特征 n小规模FPGA（低价格、特色化专门应用、低功耗）n大规模FPGA（专用功能模块、低功耗、IP库、DSP库）n系统级平台FPGA（内置CPU核、总线结构、软硬件协同设计）返回系统级平台FPGA器件的主要特征（1）功能模块nDLL模块 nBRAM nPIO BANK

6、 n内部CPU nDSP IP模块（2）低电压低功耗绿色器件（3）PSOC系统n软硬件协同设计 nCPU核 n总线结构返回软硬件协同设计返回Compiler/Linker(Simulator)C Code DebuggerData2BlockRAMBitstreamStandard Embedded SWDevelopment FlowStandard FPGA HWDevelopment FlowSynthesizerPlace&RouteSimulator VHDL/VerilogMicroBlaze code in Spartan-3 on-chip memory?Download to

7、 FPGAObject CodeEmbedded Development KitDLL模块返回CLKINCLKOUTProgrammableDelay LineControlLogicCLKFB ClockDistributionCLKINCLKOUTProgrammableOscillatorControlLogicCLKFB ClockDistributionCLKINBRAMPort A Port BReadReadReadWriteWriteWriteWriteRead返回Block RAMSpartan-3True Dual-PortBlock RAMPort APort BDevi

8、ceNo.of Blocks Block RAM BitsXC3S50472KXC3S20012216KXC3S40016288KXC3S100024432KXC3S150032576KXC3S200040720KXC3S4000961,728KXC3S50001041,872KPIO BANK返回Single ended and differential784 single-ended,344 differential pairs622 Mb/sec LVDS24 I/O standards,8 flexible I/O banksPCI 32/33 and 64/33 supportEli

9、minate costly bus transceiversMultiple package optionsVoltages:3.3V,2.5V,1.8V,1.5V,1.2VOn Chip Digitally Controlled ImpedanceBank 2Bank 0Bank 1Bank 5Bank 4Bank 3Bank 7Bank 6内部CPU返回USBOPBUARTOPBUARTJTAGOPB USBSystemACEOPBArbiterOPB TimerOPBSDRAMOPB VideoProcessorOPB I2CRS 232RS 232RS 422Xilinx System

10、ACE CFSDRAM3 x 10 bitADC3 x 10 bitDACVGA InVGA OutClockGENCompact Flash64 MBXilinxMemoryCPUNon-XilinxMixed SignalEmbedded LogicDSP IP模块返回+ParallelSpeedArea+D Q Somewhere in betweenSpeedArea+D Q SerialSpeedAreaCPU核返回32 Bit RISC Soft ProcessorSpeed:68 D-MIPS at 85 MHz(in Spartan-3)102 D-MIPS at 150 MH

11、z(in Virtex-II Pro)$0.02*/DMIPSize:Only 1050 Logic Cells 1%of a XC3S50006%of a XC3S100060%of a XC3S50总线结构n对于具有硬核CPU的SOPC类系统级FPGA产品,其中已加有专门的总线结构,用于提高器件在构成SOC系统时的信号传输效率和速度,一般而言,随产品而定义.返回大规模系统级返回低电压绿色器件nAltera Stratix(1.5V)和 APEX(1.5V)器件返回专用功能器件n专用功能FPGA是指专门设计用于特征用途的产品,一般是小规模低成本器件:n例如:用于通讯接口类用于通讯协议的编码或

12、解码类用于数码相机数字玩具等用途中的ASIC类产品(直接由FPGA实现硬COPY)返回模拟/数字混合FPGA返回局部重构、自重构、动态重构器件返回自重构自适应器件n还在探讨研究之中,深圳大学EDA技术中心的科研专题主要是在这个领域开展工作.返回EDA工具返回SpecificationDesign EntryFunctional SimulationSynthesisStatic Timing AnalysisTimingConstraintsFloorplanningGate Level Simulation Place and RouteStatic Timing AnalysisDelay

13、 SimulationSiliconFloorplanningIP库资源返回DSP CORDIC Direct Digital Synthesizer FFTsDA FIR Filter MAC FIR Filter LFSR DSP FunctionsForward Error CorrectionMath FunctionsMemory FunctionsPCINetworking&CommunicationsProcessor&Peripherals目标下载板（硬件实验目标）返回ControlUSERFUNCTIONILAUSERFUNCTIONUSERFUNCTIONILAILAChi

14、pscope ILAMultiLINXPC with ChipScopeMultiLINX CableJTAGConnectionTarget BoardTarget FPGAwith up to15 ILA coresper control coreJTAG设计输入 n输入方法：n图形输入、VHDL输入、混合输入 n档案方式：平坦档案、阶层档案 n库的建立和修改 返回阶层档案返回设计实现 n综合优化 n布局（逻辑分解）n布线（逻辑连接）n报告文件 返回报告文件返回设计仿真 n人机交互仿真 n测试平台验证n全硬件系统仿真n功能仿真 n时延仿真返回功能仿真返回时延仿真返回设计下载 nPROM上电

15、下载 nISP在线电缆下载 返回PROM上电下载返回VCCO=2.5V VCCAUX=2.5VVCCO=2.5V VCCJ=2.5VVCC=3.3VVCCINT=1.2VCLKD0CEOE/RESETCFCCLKDINDONEINIT_BPROG_B3304.7K4.7KISP在线电缆下载返回MultiPROJTAGTarget Board逻辑资源优化n所谓逻辑资源的优化,概言之:n1.将没有使用到的逻辑在物理实现的过程中去除.n2.根据约束条件,对电路实现时的逻辑资源给予优化配置.n*时延约束*位置约束*结构约束 返回根据约束条件的电路构成优化返回器件的选择原则n从系统设计角度的目标器件选择

16、原则n电磁兼容设计的原则n主流芯片原则n多片系统原则n从器件资源角度的目标器件选择原则n器件的逻辑资源和目标系统的逻辑需求相匹配n器件的I/O脚的数目需满足目标系统的要求n系统的时钟频率要满足器件原胞、布线时的时延限制要求返回流水线技术1n流水线技术的概念流水线技术2返回n流水线的应用设计低功耗设计原则返回n系统和算法级低功耗设计技术n优化操作、优化控制、优化编码n结构级低功耗设计技术n优化结构（并行结构、流水线结构）n逻辑级低功耗设计技术n优化逻辑n物理级低功耗设计技术n优化布局布线、优化时钟、优化I/O组合门控的影响返回n门控时钟毛刺产生原理及其避免方法实验一 随机数发生器的原理分析与设计

17、实现n1问题说明问题说明 随机数发生器可产生两个随机数，由一开关（RIN）进行控制，RIN为1时随机数发生器被清除，RIN为0时随机数发生器将产生两个16的随机数。n2实验要求实验要求 (1)根据给出的逻辑电路图（附在后面）。分析该随机数发生器的逻辑功能。(2)利用图形输入在相应的EDA工具上进行设计输入、功能仿真及设计实现，最后下载进行检验。(3)写实验报告。n3电路原理图电路原理图 电路原理图1电路原理图2电路原理图3电路原理图4电路原理图5电路原理图6电路原理图7返回实验二 四位乘法器设计四位乘法器设计n问题说明：问题说明：n每个学生根据自己的对于乘法运算和乘法器设计的理解，进行乘法器电

18、路的设计，并用FPGA 实现之。仅要求能够实现四位BIT的乘法运算，其他不作约束，根据自己的理解和兴趣，自由定义。n设计实验要求：设计实验要求：n1各自自行定义和设计，互相要有差异化，说明自己的定义特征和设计思想,要求设计两种不同的电路去实现.n2对于自行设计有特色和原理说明详细的实验，即使实现结果有局部错误，也给予高分评价。n3要求设计实验报告内容包括：设计定义说明、电路图、功能仿真和时序仿真图、实现后的有关资源利用等REPORT文件内容摘要。返回实验的安排n1.如上实验是必做实验,要求图形输入和进行原理设计与分析,不允许采用VHDL设计输入.n2.三周内交实验报告,平时在自己电脑上上机,周四上午(3-4节)和周五晚在实验室验证实验和答疑辅导.返回实验报告需要注意的要点n实验1 要求学会电路分析方法.利用仿真方法,熟悉电路原理,给予解析.n实验2 要求学会自己定义和设计电路的方法.必须是由定义到逻辑分析到电路建立,千万不要着急采用VHDL设计方式去设计.发现采用VHDL方式作业者,不给分数.返回谢谢！