[数字系统设计与Verilog-HDL(第7版-(12)[]课件.ppt

1、数字系统设计与数字系统设计与Verilog HDLVerilog HDL 第第12章章 Verilog设计实例设计实例12.1 m序列发生器序列发生器12.2 Gold码码12.3 CRC校验码校验码12.4 数字过零检测与等精度频率测量数字过零检测与等精度频率测量12.5 QPSK调制器调制器12.6 小型神经网络小型神经网络12.7 数字数字AGC12.1 m序列发生器序列发生器m序列的原理与性质序列的原理与性质n级线性反馈移位寄存器模型级线性反馈移位寄存器模型n为为5反馈系数反馈系数Ci(45)8的的m序列发生器的原理图序列发生器的原理图12.1 m序列发生器序列发生器【例【例12.1】

2、n为为5反馈系数反馈系数Ci(45)8的的m序列发生器序列发生器/the generation poly is 1+x*3+x*5module m_sequence(input clr,clk,output reg m_out);reg4:0 shift_reg;always(posedge clk,negedge clr)beginif(clr)begin shift_reg=5b00001;endelse beginshift_reg0=shift_reg2 shift_reg4;shift_reg4:1=shift_reg3:0;m_out=shift_reg4;end endendmo

3、dule【例【例12.2】n为为5反馈系数反馈系数Ci分别为分别为(45)8，(67)8，(75)8的的m序列发生器序列发生器module m_seq5(clr,clk,sel,m_out);input clr,clk;output reg m_out;reg4:0 shift_reg;input1:0 sel;/设置端，用于选择反馈系数always(posedge clk or negedge clr)begin if(clr)begin shift_reg=0;end/异步复位，低电平有效else begincase(sel)2b00:begin /反馈系数Ci为(45)8 shift_r

4、eg0=shift_reg2 shift_reg4;shift_reg4:1=shift_reg3:0;end 2b01:begin/反馈系数Ci为(67)8 shift_reg0=shift_reg0 shift_reg2 shift_reg3 shift_reg4;shift_reg4:1=shift_reg3:0;end 2b10:begin /反馈系数Ci为(75)8 shift_reg0=shift_reg0 shift_reg1 shift_reg2 shift_reg4;shift_reg4:1=shift_reg3:0;end default:shift_reg=5bX;end

5、case m_out=shift_reg4;end endendmodule12.2 Gold码码 n Gold码是码是Gold于于1967年提出的，它是用一对优选的周期和速年提出的，它是用一对优选的周期和速率均相同的率均相同的m序列模序列模2加后得到的。加后得到的。Gold码产生框图码产生框图 n为为5反馈系数反馈系数Ci为为(45)8和和(57)8的的Gold码序列发生器的原理图码序列发生器的原理图【例【例12.3】n为为5反馈系数反馈系数Ci分别为分别为(45)8和和(57)8的的Gold码序列发生器码序列发生器module gold(clr,clk,gold_out);input cl

6、r,clk;output gold_out;reg4:0 shift_reg1,shift_reg2;assign gold_out=shift_reg14 shift_reg24;/两个m序列异或always(posedge clk or negedge clr)begin if(clr)beginshift_reg1=5b00001;shift_reg2=5b00001;end/异步复位else begin shift_reg10=shift_reg12 shift_reg14;/反馈系数Ci为(45)8 shift_reg14:1=shift_reg13:0;shift_reg20=sh

7、ift_reg21 shift_reg22 shift_reg23 shift_reg24;/反馈系数Ci为(57)8 shift_reg24:1=shift_reg23:0;end endendmodulen为为5反馈系数反馈系数Ci为为(45)8和和(57)8的的Gold码序列发生器码序列发生器仿真波形图仿真波形图12.3 CRC校验码校验码CRC码结构码结构module crc(crc_reg,crc,d,calc,init,d_valid,clk,reset);input calc,init,d_valid,clk,reset;input7:0 d;output reg15:0 crc

8、_reg;output reg7:0 crc;wire15:0 next_crc;always(posedge clk,posedge reset)begin if(reset)begin crc_reg=16h0000;crc=8h00;endelse if(init)begin crc_reg=16h0000;crc=8h00;endelse if(calc&d_valid)begin crc_reg=next_crc;crc=next_crc8,next_crc9,next_crc10,next_crc11,next_crc12,next_crc13,next_crc14,next_cr

9、c15;endelse if(calc&d_valid)begin crc_reg=crc_reg7:0,8h00;crc=crc_reg0,crc_reg1,crc_reg2,crc_reg3,crc_reg4,crc_reg5,crc_reg6,crc_reg7;endend【例【例12.4】CRC编码编码assign next_crc0=crc_reg12d7crc_reg8d3;assign next_crc1=crc_reg13d6d2crc_reg9;assign next_crc2=d5crc_reg14d1crc_reg10;assign next_crc3=d4crc_reg

10、15d0crc_reg11;assign next_crc4=crc_reg12d3;assign next_crc5=crc_reg12crc_reg13d7crc_reg8d2d3;assign next_crc6=crc_reg13d6crc_reg14d1d2crc_reg9;assign next_crc7=d5crc_reg14crc_reg15d0d1crc_reg10;assign next_crc8=d4crc_reg15d0crc_reg0crc_reg11;assign next_crc9=crc_reg12crc_reg1d3;assign next_crc10=crc

11、_reg13d2crc_reg2;assign next_crc11=crc_reg3crc_reg14d1;assign next_crc12=crc_reg12crc_reg4d7crc_reg15d0crc_reg8 d3;assign next_crc13=crc_reg13d6crc_reg5d2crc_reg9;assign next_crc14=d5crc_reg14crc_reg6d1crc_reg10;assign next_crc15=d4crc_reg15d0crc_reg7crc_reg11;endmodule【例【例12.4】CRC编码编码12.4 数字过零检测与等精

12、度频率测量数字过零检测与等精度频率测量数字过零检测法首先对数字过零检测法首先对AD采样的数据点进行最大值和最小值搜采样的数据点进行最大值和最小值搜索，经过一段时间的搜索找到最大值和最小值，两个值相加得索，经过一段时间的搜索找到最大值和最小值，两个值相加得到零点值，然后用零点值与后续的数据点按时间顺序进行比较，到零点值，然后用零点值与后续的数据点按时间顺序进行比较，对于前后两个值，当发现前一个大于零点值而后一个小于零点对于前后两个值，当发现前一个大于零点值而后一个小于零点值时，便产生一个过零脉冲，其中搜索求零点值的过程是循环值时，便产生一个过零脉冲，其中搜索求零点值的过程是循环不断进行的，以保证

13、零点值的准实时刷新。不断进行的，以保证零点值的准实时刷新。数字过零检测与等精度频率测量数字过零检测与等精度频率测量等精度频率测量有两个计数器，一个对标准频率时钟计数，另等精度频率测量有两个计数器，一个对标准频率时钟计数，另一个对被测频率时钟计数，计数器的一个对被测频率时钟计数，计数器的enable输入端是使能输入，输入端是使能输入，用于控制计数器是否工作（高电平工作）。测量开始之前，首用于控制计数器是否工作（高电平工作）。测量开始之前，首先由外部控制器发出频率测量使能信号（先由外部控制器发出频率测量使能信号（enable为高电平），为高电平），而内部的门控信号而内部的门控信号ena要到被测脉冲

14、的上升沿才会置为高电平，要到被测脉冲的上升沿才会置为高电平，同时两个计数器开始计数。同时两个计数器开始计数。enable持续一段时间之后，由外部持续一段时间之后，由外部控制器置为低电平，而此时控制器置为低电平，而此时ena信号仍将保持下一个被测脉冲的信号仍将保持下一个被测脉冲的上升沿到来时才为上升沿到来时才为0，此时计数器停止工作。这样就使得计数器，此时计数器停止工作。这样就使得计数器的工作时间总是等于被测信号的完整周期，这就是等精度频率的工作时间总是等于被测信号的完整周期，这就是等精度频率测量的关键所在。比如在一次测量中，被测信号的计数值为测量的关键所在。比如在一次测量中，被测信号的计数值为

15、Nt，对基准时钟的技术值为对基准时钟的技术值为Nr，设基准时钟的频率为，设基准时钟的频率为Fr，则被测信，则被测信号的频率为号的频率为Ft=FrNtNr。数字过零检测与等精度频率测量数字过零检测与等精度频率测量数字过零检测模块的仿真波形（数字过零检测模块的仿真波形（ModelSim）数字过零检测与等精度频率测量数字过零检测与等精度频率测量等精度频率测量模块的仿真波形（等精度频率测量模块的仿真波形（ModelSim）12.5 QPSK调制器调制器QPSK调制器原理框图调制器原理框图QPSK调制器调制器QPSK调制产生器的仿真波形（调制产生器的仿真波形（ModelSim）12.6 小型神经网络小型

16、神经网络单层反馈神经网络结构示意图单层反馈神经网络结构示意图 12.6 小型神经网络小型神经网络单层反馈神经网络硬件实现结构单层反馈神经网络硬件实现结构 12.7 数字数字AGC数字数字AGC设计框图设计框图 12.7 数字数字AGC数字数字AGC控制和收敛过程仿真波形（控制和收敛过程仿真波形（ModelSim）习习 题题 12 12.1 设计一个基于直接数字式频率合成器（设计一个基于直接数字式频率合成器（DDS）结构的数字相移信号发生）结构的数字相移信号发生器。器。12.2 用用Verilog设计并实现一个设计并实现一个31阶的阶的FIR滤波器。滤波器。12.3 用用Verilog设计并实现

17、一个设计并实现一个64点的点的FFT运算模块。运算模块。12.4 某通信接收机的同步信号为巴克码某通信接收机的同步信号为巴克码1110010。设计一个检测器，其输入。设计一个检测器，其输入为串行码为串行码x，当检测到巴克码时，输出检测结果，当检测到巴克码时，输出检测结果y1。12.5 用用FPGA实现步进电机的驱动和细分控制，首先实现用实现步进电机的驱动和细分控制，首先实现用FPGA对步进电对步进电动机转角进行细分控制，然后实现对步进电动机的匀加速和匀减速控制。动机转角进行细分控制，然后实现对步进电动机的匀加速和匀减速控制。12-1 异步串行接口（异步串行接口（UART）设计）设计 基本的基本

18、的UART通信只需要两条信号线：通信只需要两条信号线：RXD和和TXD，TXD是是UART的发送端的发送端,RXD是是UART的接收端，接收与的接收端，接收与发送全双工工作。发送全双工工作。UART是异步通信方式，发送方和接收方分别有各自是异步通信方式，发送方和接收方分别有各自独立的时钟，传输的速率由双方约定，使用起至式异步独立的时钟，传输的速率由双方约定，使用起至式异步协议。协议。实验要求：用实验要求：用Verilog设计设计UART接口。接口。实验与设计实验与设计起止式异步协议起止式异步协议起止式异步协议的特点是一个字符一个字符地进行传输，起止式异步协议的特点是一个字符一个字符地进行传输，

19、字符之间没有固定的时间间隔要求，每个字符都以起始位字符之间没有固定的时间间隔要求，每个字符都以起始位开始，以停止符结束。每一个字符的前面都有一位起始位开始，以停止符结束。每一个字符的前面都有一位起始位（低电平，逻辑值（低电平，逻辑值0），字符本身有），字符本身有5到到8比特数据位组成，比特数据位组成，接着是一位校验位（也可以没有校验位），最后是一位接着是一位校验位（也可以没有校验位），最后是一位（或一位半、二位）停止位，停止位后面是不定长度的空（或一位半、二位）停止位，停止位后面是不定长度的空闲位。停止位和空闲位都规定为高电平，这样就保证起始闲位。停止位和空闲位都规定为高电平，这样就保证起始位

20、开始处一定有一个下降沿。位开始处一定有一个下降沿。数据接收数据接收数据接收：接收的首要任务是能够正确找到数据的位置。数据接收：接收的首要任务是能够正确找到数据的位置。这主要靠检测数据的起始位和停止位来实现。起始位是一这主要靠检测数据的起始位和停止位来实现。起始位是一位位0，它作为联络信号附加进发送信息，因为空闲位都为高，它作为联络信号附加进发送信息，因为空闲位都为高电平，所以当接收数据线的信号突然变为低电平时，告诉电平，所以当接收数据线的信号突然变为低电平时，告诉接收端数据的到来。一个字符接收完毕后，对数据进行校接收端数据的到来。一个字符接收完毕后，对数据进行校验（若数据包含奇偶校验位），最后

21、检测停止位，以确认验（若数据包含奇偶校验位），最后检测停止位，以确认数据接收完毕。数据接收完毕。数据发送：数据的发送实际上就是按照帧格式将寄存器中数据发送：数据的发送实际上就是按照帧格式将寄存器中的并行数据转为串行数据，为其加上起始位和停止位，以的并行数据转为串行数据，为其加上起始位和停止位，以一定的波特率进行传输。波特率可以有多种选择，如一定的波特率进行传输。波特率可以有多种选择，如9600bits/s，14400bits/s，19200bits/s，38400bits/s等等数据发送数据发送UART接收示意图接收示意图 由于传输中有可能会产生毛刺，接收端极有可能将毛由于传输中有可能会产生毛

22、刺，接收端极有可能将毛刺误认为是起始位，所以要对检测到的下降沿进行判别。刺误认为是起始位，所以要对检测到的下降沿进行判别。一般采用如下的方法：取接收端的时钟频率是发送频率的一般采用如下的方法：取接收端的时钟频率是发送频率的16倍频，当检测到一个下降沿后，在接下来的倍频，当检测到一个下降沿后，在接下来的16个周期内个周期内检测数据线上检测数据线上“0”的个数，若的个数，若“0”的个数超过的个数超过8个或者个或者10（根据具体情况设置），则认为是起始位到来，否则认为（根据具体情况设置），则认为是起始位到来，否则认为起始位没有到来，继续检测传输线，等待起始位。起始位没有到来，继续检测传输线，等待起始位。起始位的检测起始位的检测UART接收示意图接收示意图 UART接口程序的接口程序的RTL综合原理图（综合原理图（Quartus）起始位的检测起始位的检测 PC串口与串口与DE2-115通过通过UART接口进行通信接口进行通信