数字IC芯片设计课件.ppt

1、模拟?数字?OR数字IC设计流程数字IC设计流程制定芯片的具体指标用系统建模语言对各个模块描述RTL设计、RTL仿真、硬件原型验证、电路综合版图设计、物理验证、后仿真等具体指标?制作工艺?裸片面积?封装?速度?功耗?功能描述?接口定义前端设计与后端设计Architechtural specs&RTL codingConcept+Market ResearchRTL simulationLogic Synthesis,Optimization&Scan InsertionFormal Verification(RTL vs Gates)Pre-layout STATimingOK?Floorpl

2、anning&Placement,CT InsertionAuto RoutingFormal Verification(Scan Inserted Netlist vsCT Inserted Netlist)DRC,LVS,ECOPost-layout STATimingOK?Formal Verification(ECO Netlist vsCT Inserted Netlist)Power checkNoYesNoTape OutYesDCMODELSIMMBISTARCHITECTFORMALITYPTAstroAstroRailFORMALITYPTHerculesCaliberVi

3、rtuoso数字前端设计（front-end）以生成可以布局布线的网表(Netlist)为终点。数字后端设计（back-end）以生成可以可以送交foundry进行流片的GDS2文件为终点。术语：tape-out提交最终GDS2文件做加工；Foundry芯片代工厂，如中芯国际。算法模型c/matlab codeRTL HDLvhdl/verilogNETLISTverilogStandcelllibraryLAYOUTGDSII对功能，时序，制造参数进行检查TAPE-OUT综合工具根据基本单元库的功能-时序模型，将行为级代码翻译成具体的电路实现结构布局布线工具根据基本单元库的时序-几何模型，将

4、电路单元布局布线成为实际电路版图数字IC设计流程前端设计(RTL to Netlist)?RTL（Register Transfer Level）设计利用硬件描述语言，如verilog，对电路以寄存器之间的传输为基础进行描述?综合：将RTL 级设计中所得的程序代码翻译成实际电路的各种元器件以及他们之间的连接关系，可以用一张表来表示，称为门级网表（Netlist）。?STA（Static Timing Analysis，静态时序分析）：套用特定的时序模型（Timing Model），针对特定电路分析其是否违反设计者给定的时序限制（Timing Constraint）RTL Code风格代码检查功

5、能仿真逻辑综合成功？综合后仿真成功？STA成功？代码修改约束修改NNNNetlist 后端整个 ASIC设计流程都是一个迭代的流程，在任何一步不能满足要求，都需要重复之前步骤，甚至重新设计RTL代码。模拟电路设计的迭代次数甚至更多。前端工具?仿真和验证1.QUATURS II2.Cadence的Incisive：就是大家最常用的nc_verilog,nc_sim,nc_lauch,verilog-xl的集合。?综合1.Synopsys的DC2.Cadence的RTL Compliler号称时序，面积和功耗都优于DC，但是仍然无法取代人们耳熟能详的DC.3.BuildGates：与DC同期推出的

6、综合工具，但是在国内基本上没有什么市场，偶尔有几家公司用。启动命令：bg_shell gui&后端设计（Netlist to Layout）?APR:Auto Place and Route,自动布局布线?Extract RC:提取延时信息?DRC：Design Rule Check，设计规则检查。?LVS：Layout Versus Schematic，版图电路图一致性检查。ARPExtrat RCSTA成功？DRC成功？LVS成功？NN后仿真NetlistLayout EditNAPR(Auto Place And Route,自动布局布线)?芯片布图（RAM,ROM 等的摆放、芯片供电网

7、络配置、I/O PAD摆放）?标准单元的布局?时钟树综合?布线?DFM（Design For Manufacturing)布局布线主要是通过EDA工具来完成的APR工具工具APRSynopsysASTROCadenceEncounter布局布线流程IO，电源和地的布置指定平面布置图指定平面布置图电源的规划电源的规划电源布线电源布线布线布线ENCOUTER布局布线设计流程1、登录服务器，进入终端，输入：encounter，进入soc encounter2、调入门级网表和库?网表文件：bin/accu_synth.v?约束文件：bin/accu.sdc?时序库：hjtc18_ff.lib hjtc

8、18_ss.lib hjtc18_tt.lib?IO约束文件：bin/accu.ioImport design?3、在 advanced的power里添加VDD GND4、布图规划floorplan一开始有默认值，但我们需要对自动布局的结果进来手工调整。Floorplanspecify Floorplan我们需要芯片具体的尺寸要求改变里面的数值。将Ratio(H/W)改为1将core utilization 改为 0.5将core to left/right/top/bottom 改为10?5、creat power ring在power里选择power planingadd rings会弹出

9、add ring对话框6、placement?placestandard cells?然后placeplace Flip I/O7、Route?routenanoroute得到最后的布线图时钟树综合时钟树和复位树综合为什么要放在APR 时再做呢？时钟树综合的目的：?低skew?低clock latencyDFM(Design For Manufacturing)?DFM：可制造性设计?DFM步骤在整个布局布线流程以后开始，主要目的是通过一些技术处理防止芯片在物理制造过程中出现问题，造成芯片不能工作。DFM的目的在于提高良率。DFM主要考虑以下效应：?天线效应?Metal liftoff效应?M

10、etal over-etching 效应DFM信号线太长造成由金属线过窄造成由金属过宽造成DRC（Design Rule Check）?Design Rule：由于制造工艺与电路性能等原因，对版图设计有一定要求，比如说，线宽不能低于最低线宽，N阱间应当具有一定间距，每一层金属应当具有一定密度等。LVS（layout versus schematic）?LVS：LVS是为了检查版图文件功能与原有电路设计功能的一致性。LVS软件根据标准单元库设计者提供的cdl网表文件从版图中提取电路网表。用人单位要求?高级数字前端电路工程师工作地点：成都职位描述：1.完成公司ASIC数字前端的设计和验证；2.配合

11、数字后端部门完成ASIC的后端设计；3.配合测试部门完成ASIC的测试；4.完成相关文档的整理与编写。任职要求：1.相关专业本科以上学历；2.4-5年相关工作经验，具有独立设计模块、芯片能力；3.熟练掌握Verilog，熟悉芯片的仿真验证方法，熟悉NC-Sim CS,Quartus等 EDA工具；熟悉ASIC设计流程；了解系统总线架构和常用软硬件接口协议。4.良好的沟通协调能力及团队合作精神。数字后端设计工程师职位描述：负责数字电路的综合、自动布局布线、时钟分析、时序修正、电源分析、信号完整性分析、物理验证、代工厂tapeout等数字后端工作，协助前端工程师完成设计、验证和时序分析，完成对代工厂数据交接和对客户技术支持。任职资格：1.微电子相关专业，本科以上学历。2.熟悉SOC从RTL到GDS的完整设计流程；3.能够熟练使用 Astro/Encounter、DC/PC、PT、Formality、MentorDFT、StarRC、Calibre等相关设计工具的某一套或几种；4.较好的英文阅读能力；5.高效的学习能力和团对合作精神。谢谢