第四章-基本数字集成电路课件.ppt

1、第四章第四章 基本数字集成电路基本数字集成电路电子信息工程学院董素鸽主要内容主要内容l4.1 CMOS反相器反相器l4.2 典型组合逻辑电路典型组合逻辑电路l4.3 典型典型CMOS时序逻辑电路时序逻辑电路l4.4 扇入扇出扇入扇出l4.5 互联线电容与延迟互联线电容与延迟l4.6 存储器存储器数字电路基本常识数字电路基本常识l电路中只存在逻辑高电平逻辑高电平与逻辑低电平逻辑低电平l逻辑高电平：逻辑逻辑高电平：逻辑1l逻辑低电平：逻辑逻辑低电平：逻辑0l通常认为：低电平近似等于电压0vl 高电平近似等于电压VDD4.1 CMOS反相器反相器l什么是反相器？l输入为高电平输入为高电平1时，其输出

2、为低电平时，其输出为低电平0l输入为低电平输入为低电平0时，其输出为高电平时，其输出为高电平1lCMOS反相器：l由由NMOS和和PMOS两个两个MOS管连接构成的反管连接构成的反相器电路。相器电路。本小节主要内容本小节主要内容lCMOS反相器的结构反相器的结构lCMOS反相器的工作原理反相器的工作原理lCMOS反相器的静态特性反相器的静态特性lCMOS反相器的动态特性反相器的动态特性lCMOS反相器的功耗反相器的功耗CMOS反相器的结构反相器的结构l图4.1lNMOS栅极接高电压时导通，栅极接高电压时导通，PMOS栅极接低电压时导通栅极接低电压时导通l当当Vin为低电平，为低电平，NMOS截

3、截止，止，PMOS导通，导通，VDD与与Vout之间形成通路，之间形成通路，Vout为为高电平高电平l当当Vin为高电平，为高电平，PMOS截截止，止，NMOS导通，导通，VDD与地与地之间形成通路，之间形成通路，Vout为低电为低电平平CMOS反相器的等效模型反相器的等效模型l其最重要的参数其最重要的参数即即响应时间响应时间，通，通过等效模型可近过等效模型可近似得出，其响应似得出，其响应时间与时间与CL的时间的时间常数有关常数有关lt(低到高低到高)=RpCLlt(高到低高到低)=RnCL 图图4.2 （a）中，当输入为低电平时，）中，当输入为低电平时，NMOS管管 截止，截止，VDD通过导

4、通的通过导通的PMOS管向管向CL充充 电，使输出端的电平成为电，使输出端的电平成为VDD（b）中，当输入端为高电平时，）中，当输入端为高电平时，PMOS管管 截止，截止，CL通过导通的通过导通的NMOS管向地端放管向地端放 电，最终使输出端的电平变为电，最终使输出端的电平变为04.1.2CMOS反相器的静态特性反相器的静态特性l静态特性包含其开关阈值和噪声容限l电压传输特性（VTC）l图4.4l反转点：反转点：Vout=Vin，此时的，此时的Vout被称为开关阈值被称为开关阈值l开关阈值？开关阈值？l噪声容限？噪声容限？开关阈值开关阈值lVs为Vin=Vout点的输出电压lVs的公式表示为：

5、()()221DSpDSnTNDDTPSVVVr VVVrpDSppnDSnnk VWrk VW其中其中得出什么结论？得出什么结论？改变改变PMOS宽度宽度Wp与与NMOS宽度宽度Wn之比，可以使之比，可以使Vs的值改变，的值改变，致使致使VTC的过渡区平移的过渡区平移开关阈值开关阈值l在某些设计中可以利用开关阈值与沟道宽度的关系来调节Vsl图4.5lVin的零值受噪声影响干扰严重l提高反相器的开关阈值可以得到一个确定的响应噪声容限噪声容限l为什么要设置噪声容限？l图图4.4 VTCl输入输出需要在一定的范围内才能保证正确的输出输入输出需要在一定的范围内才能保证正确的输出l考虑级联的多级反相器

6、l图图4.6l为了避免电路的输出产生异常，必须设置噪声的范围为了避免电路的输出产生异常，必须设置噪声的范围噪声容限噪声容限l将将VCT图中增益为图中增益为1的点确定为转折点的点确定为转折点l第一个点：第一个点：Vin=VIL Vout=VOUHl第二个点：第二个点：Vin=VIH Vout=VOULl当当VOLVinVIL 认为输出是有效的高电平认为输出是有效的高电平l当当VIHVinVOH 认为输出是有效的低电平认为输出是有效的低电平l由此得出噪声容限：由此得出噪声容限：lNMH=VOH-VIH NML=VIL-VOL4.1.3 CMOS反相器的动态特性反相器的动态特性l主要考虑其传输时间l

7、传输时间与器件电容大小有关lCMOS反相器中有哪些电容？l主要考虑负载电容CLlCL主要由三个部分的电容组成lCL=Cself+Cwire+CfanoutlCself为自身负载电容，为自身负载电容，Cwire为连线电容，为连线电容，Cfanout为扇出电容为扇出电容1.门扇出电容门扇出电容l由后级门的输入引起的本级门的扇出电容CGl取决于该门驱动的扇出的个数 图4.7l输入电容主要考虑栅极与沟道间的电容输入电容主要考虑栅极与沟道间的电容CGn与与CGp，栅极欲掺杂区重叠部分的电容栅极欲掺杂区重叠部分的电容COLl图图4.82222(2)()GGnOLGpOLOXnolnOXpolpOXolnp

8、CCCCCCLWC WCLWC WCLCWW门扇出电容门扇出电容l若将公式中的 定义为栅极电容Cg，在0.13um工艺下：2222(2)()GGnOLGpOLOXnolnOXpolpOXolnpCCCCCCLWC WCLWC WCLCWW2OXOLCLC21.6/2*0.25/2/gOXolCCLCfFmfFmfFm在过去在过去20年里，年里，Cg一直保持为此常数值一直保持为此常数值门扇出电容门扇出电容l将将Cg的值代入的值代入CG的公式中：的公式中：l扇出电容为每个扇出电容为每个CG的总和的总和()2/()GgnpnpCC WWfFm WW*fanoutGGgCCn Cn C W1122(.

9、)fanoutgnpnpCC WWWW门扇出电容与后级门的栅电容有关，也与后级门的沟道宽度有关门扇出电容与后级门的栅电容有关，也与后级门的沟道宽度有关2.自身电容自身电容l自身电容是指连接到输出端的所有电容之和自身电容是指连接到输出端的所有电容之和l包含在自身电容中的有包含在自身电容中的有4个重要电容：个重要电容：lCgs，Cgd，Cdb，Csbl因此自身电容包含结电容与栅到漏的交叠电容因此自身电容包含结电容与栅到漏的交叠电容其值无论在截止时还是饱和时都为其值无论在截止时还是饱和时都为022()selfdbpOLOLeffnpCCCCCWWCeff为单位宽度有效电容，在为单位宽度有效电容，在0

10、.13um工艺下，其值约为工艺下，其值约为1fF/um3.互联线电容互联线电容l当连线超过几微米时，需考虑连线电容l连线电容与线长有关int0.2/*wirewwCC LfFm L4.延迟时间延迟时间l延迟时间tPHL,tPLHl假设负载电容假设负载电容CL充放电的平均电流充放电的平均电流Iavg,LH、Iavg,HLl可得可得tPHL,tPLH的计算公式为：的计算公式为：50%,()LOHPLHavg HLC VVtI50%,()LOLPHLavg LHC VVtI4.1.4 CMOS反相器的功耗反相器的功耗l功耗越来越重要l功耗由哪些因素产生？l功耗与电流有关功耗与电流有关 直流电流（直流

11、电流（DC），交流电），交流电流（流（AC）l功耗分为静态功耗功耗分为静态功耗PDC和动态功耗和动态功耗Pdynl P=PDC+Pdyn静态功耗静态功耗PDCl主要由三个电流源造成：主要由三个电流源造成：l亚阈值漏电亚阈值漏电、PN结漏电、输出低状态的直流待机电流结漏电、输出低状态的直流待机电流l两者之和被称为漏电流两者之和被称为漏电流 IleaklIleak=Isub+IpnlPDC=（Isub+Ipn）VDDl直流待机电流引起的静态功耗几乎可以忽略直流待机电流引起的静态功耗几乎可以忽略IsubIpn动态功耗动态功耗Pdynl主要包含以下电流引起的功耗：l电容充放电产生的功耗电容充放电产生的

12、功耗l门状态翻转时从电源到地流过的短路电流产生的功耗门状态翻转时从电源到地流过的短路电流产生的功耗l干扰噪声引起的功耗干扰噪声引起的功耗l考虑电容充放电的过程：考虑电容充放电的过程：l1.充电充电 电容电容CL上将聚集电荷，其值为：上将聚集电荷，其值为：Q=CLVDDl2.放电放电 电容电容CL上的电荷将消失，其值仍为上的电荷将消失，其值仍为Ql由此，在一个周期内，其平均功耗为：由此，在一个周期内，其平均功耗为：lPav=VDDIDD=VDD(Q/T)2dynavLDDavPPC Vf总功耗总功耗l静态功耗与动态功耗的总和l动态功耗占据了主要部分l动态功耗与信号频率成正比l速度快的电路消耗更多

13、的功率2()subpnDDLDDavPIIVC Vf4.2 典型组合逻辑电路典型组合逻辑电路l或非门 l带耗尽型带耗尽型NMOS负载的负载的l普通普通CMOSl与非门l带耗尽型带耗尽型NMOS负载的负载的l普通普通CMOSl传输门4.2.1 带耗尽型带耗尽型NMOS负载的负载的MOS逻辑电路逻辑电路l电路中含有一个耗尽型NMOS器件l耗尽型MOS器件的特性：l1、未加栅极电压时，器件沟道存在，器件导通、未加栅极电压时，器件沟道存在，器件导通l2、加上栅极电压后，器件沟道将逐渐消失，直至器、加上栅极电压后，器件沟道将逐渐消失，直至器件沟道出现夹断件沟道出现夹断1.两输入或非门两输入或非门l图4.

14、12lVA,VB为门的两个输入端，为门的两个输入端，Vout为输出端为输出端lML:耗尽型耗尽型NMOS管管lMA,MB：两个增强型：两个增强型NMOS管管lVA低，低，VB低，低，MA,MB均截止，均截止，VDD的电压通过耗尽型的电压通过耗尽型NMOS负负载将载将Vout上拉到高电平上拉到高电平lVA低，低，VB高，高，MA截止，截止，MB导通，导通，VDD的电压通过的电压通过ML与与MB构构成的通路与地连接，造成成的通路与地连接，造成Vout为低电平为低电平lVA高，高，VB高，高，MA导通，导通，MB导通，在输出与地之间形成两个并导通，在输出与地之间形成两个并联的通路，造成联的通路，造成

15、Vout为低电平。为低电平。或非门输出电平分析或非门输出电平分析l当输出为逻辑当输出为逻辑“1”时，其电流方程如式时，其电流方程如式4-33l可知此时其最大电压为可知此时其最大电压为Vout=VDDl当输出为逻辑当输出为逻辑“0”时，需分析以下三种情况：时，需分析以下三种情况：l(1)VA=VOH,VB=VOL (2)VA=VOL,VB=VOHl(3)VA=VOH,VB=VOHl对于情况（对于情况（1）和（）和（2），其输出电压值公式为），其输出电压值公式为4-35l对于情况（对于情况（3），其输出电压值为公式），其输出电压值为公式4-38l比较两式可知，在相同的比较两式可知，在相同的MOS管

16、电路中，情况（管电路中，情况（3）下的电压）下的电压输出值比情况（输出值比情况（1），（），（2）的要小）的要小或非门输出电平分析或非门输出电平分析l对于输出为低电平的情况，希望对于输出为低电平的情况，希望VOL的值的值大些大些还是还是小小些些？lVOL的值越小越好的值越小越好l因此器件运行最坏的情况也需要保证在情况（因此器件运行最坏的情况也需要保证在情况（1），），（2），即电路只有一个输入端为高电平时，输出的），即电路只有一个输入端为高电平时，输出的值为低电平的最高范围！值为低电平的最高范围！l如何保证？如何保证？l式式4-39 4-402.两输入与非门两输入与非门l图4.14l只有只有V

17、A,VB均为高电平，均为高电平，MA,MB均开启时，均开启时，Vout与地与地之间才存在通路，此时之间才存在通路，此时Vout为低电平，其余任何情况为低电平，其余任何情况Vout均被均被VDD为高电平为高电平VAVBVout低低低低高高低低高高高高高高低低高高高高高高低低ZAB与非门输出电平分析与非门输出电平分析l对于输出为高的三种组合状态，对应的输出对于输出为高的三种组合状态，对应的输出VOH=VDDl当输出为低电平时，两个输入的当输出为低电平时，两个输入的MOS管都开启，此管都开启，此时需要考虑时需要考虑MOS管的工作状态对输出的影响管的工作状态对输出的影响l在低电平输出时，其在低电平输出

18、时，其IDS的表达公式为的表达公式为4-51l如何保证如何保证VOL？l使每个驱动管的宽长比是等效反相器驱动管的两使每个驱动管的宽长比是等效反相器驱动管的两倍倍带耗尽型带耗尽型NMOS的门电路结构分的门电路结构分析方法析方法l1、将耗尽型NMOS管看成是一个电阻型负载l2、增强型MOS管呈并联状态的，均从或非门角度考虑l3、增强型MOS管呈串联状态的，均从与非门角度考虑l4、在此基础上逐个解析lP132 习题54.2.2CMOS逻辑电路逻辑电路lCMOS两输入或非门lCMOS两输入与非门lCMOS门的特点：l由成对的由成对的NMOS与与PMOS互补电路构成互补电路构成l即某一输入端在接到即某一

19、输入端在接到NMOS器件的同时必然接器件的同时必然接到一个到一个PMOS器件，形成互补电路器件，形成互补电路1.CMOS两输入或非门两输入或非门l图4.16 l两个串联的PMOS，两个并联的NMOS，连接构成两个反相器lVA，VB分别为两个反相器的输入VAVB状态状态Vout低低低低M1，M2均截止，均截止，M3，M4均导通，均导通，Vout与与VDD形成通路形成通路高高低低高高M1截止，截止，M2导通，导通，M3导通，导通，M4截止，截止，M1导通，导通，M2截止，截止，M3截止，截止，M4导通，导通，M1导通，导通，M2导通，导通，M3截止，截止，M4截止，截止，此时此时Vout均与地形成

20、通路均与地形成通路低低高高低低低低高高高高低低CMOS或非门的切换电压或非门的切换电压Vtrl根据切换电压的定义，或非门的切换电压应有：l据此分析器件的工作电压电流特性，若有VTN=VTP和和kp=kn时，时，最终可得切换电压为：l反相器的门限电压为反相器的门限电压为VDD/2，若想使，若想使NOR2也有此转也有此转换电压，则需有换电压，则需有VTN=VTP和和kp=4kn（式（式4-60）ABtroutVVVV(2)3DDTNtrVVVNORCMOS两输入与非门两输入与非门l图4.18l两个并联的两个并联的PMOS管和两个串联的管和两个串联的NMOS管构管构成两个反相器成两个反相器lVA,V

21、B分别为两个反相器的输入分别为两个反相器的输入VAVB状态状态Vout高高高高M1，M2均导通，均导通，M3，M4均截止，均截止，Vout与地形成通路与地形成通路低低低低高高M1截止，截止，M2导通，导通，M3导通，导通，M4截止，截止，M1导通，导通，M2截止，截止，M3截止，截止，M4导通，导通，M1截止，截止，M2截止，截止，M3导通，导通，M4导通，导通，此时此时Vout均与均与VDD形成通路形成通路高高高高低低高高低低低低高高与非门切换电压与非门切换电压l切换电压Vtr为：l若有VTN=VTP,kp=kn则2(|)(2)12pTNDDTPntrpnkVVVkVNANDkk2(2)3DDTNtrVVVNAND如果想使其切换电压为如果想使其切换电压为VDD/2，则需要，则需要VTN=VTP,kn=4kpCMOS门电路设计准则门电路设计准则l1、NMOS与PMOS成对出现l2、NMOS若为串联，PMOS则为并联，反之依然l3、NMOS串联，考虑与非，PMOS串联，考虑或非lP132 习题6