常用中规模时序逻辑电路课件.ppt

1、第七章第七章 常用中规模时序逻辑电路常用中规模时序逻辑电路l7 71 1 计数器计数器l7 72 2 寄存器和移位寄存器寄存器和移位寄存器l7 73 3 脉冲序列信号发生器脉冲序列信号发生器计数器计数器l7 71 11 1 计数器的概述计数器的概述l 7 71 11 11 1 计数器概念模的概念计数器概念模的概念l 7 71 11 12 2 计数器分类计数器分类l7 71 12 2 异步计数器异步计数器l7 71 13 3 同步计数器同步计数器l l7 71 11 1 计数器的概述计数器的概述l计数器是一种对输入脉冲进行计数的时序逻辑电路，被计计数器是一种对输入脉冲进行计数的时序逻辑电路，被计

2、数的脉冲信号称为计数脉冲。数的脉冲信号称为计数脉冲。l7 71 11 11 1 计数器概念模的概念计数器概念模的概念l计数器中的计数器中的“数数”是用触发器的状态组合来表示，它在运是用触发器的状态组合来表示，它在运行时，所经历的状态是周期性，即总是在有限个状态中循行时，所经历的状态是周期性，即总是在有限个状态中循环，通常一次循环所包含的状态总数称为计数器的环，通常一次循环所包含的状态总数称为计数器的“模模”。l7 71 11 12 2 计数器分类计数器分类l1.1.按计数的功能来分：加法、减法和可逆计数器按计数的功能来分：加法、减法和可逆计数器l2.2.按进位基数来分：二进制计数器和非二进制计

3、数器按进位基数来分：二进制计数器和非二进制计数器l3.3.按计数的进位方式（脉冲输入方式）：同步（并行）和按计数的进位方式（脉冲输入方式）：同步（并行）和异步（串行）异步（串行）7 71 12 2 异步计数器异步计数器l7 71 12 21 1 异步二进制计数器异步二进制计数器l 1 1异步二进制加计数器异步二进制加计数器l 2 2异步二进制减计数器异步二进制减计数器l *3 3异步二进制可逆计数器异步二进制可逆计数器l7 71 12 22 2 中规模异步计数器中规模异步计数器l 1 1电路符号和引脚含义电路符号和引脚含义l 2 2逻辑功能逻辑功能l 3 3应用应用l7 71 12 21 1

4、异步二进制计数器异步二进制计数器l1 1异步二进制加计数器异步二进制加计数器1J0 Q0 CP0K0 Q0J1 Q1 CP1K1 Q1J2 Q2 CP2K2 Q2CP1J0 Q0 CP0K0 Q0J1 Q1 CP1K1 Q1J2 Q2 CP2K2 Q2CP2 2异步二进制减计数器异步二进制减计数器l*3 3异步二进制可逆计数器异步二进制可逆计数器1J0 Q0 CP0K0 Q0J1 Q1 CP1K1 Q1J2 Q2 CP2K2 Q2CP1J0 Q0 CP0K0 Q0J1 Q1 CP1K1 Q1J2 Q2 CP2K2 Q2CP7 71 12 22 2 中规模异步计数器中规模异步计数器l二五十进制异

5、步计数器（二五十进制异步计数器（74907490）l1 1电路符号与引脚符号电路符号与引脚符号l1414个引脚的集成芯片个引脚的集成芯片l6 6个输入端，个输入端，4 4个输出端个输出端lQ QA AQ QB BQ QC CQ QD D为数据输出端为数据输出端lS S9191和和S S92 92 为直接置位端为直接置位端 lR R0101和和R R0202为直接复位端为直接复位端lCPCPA A和和CPCPB B分别为脉冲输入分别为脉冲输入端端l电源电源V VCCCC（5 5脚）脚）l地地GNDGND（1010脚）脚）QA QB QC QD CPA 7490 CPB S91 S92 R01 R

6、02(6)(7)(2)(3)(12)(9)(8)(11)(14)(1)l逻辑功能逻辑功能l直接复位直接复位l置置9 9l计数计数输入输入输出输出CPR01R02S91S92QAQBQCQD11000001100000111001 00计数计数000000l2 2应用应用l1 1）构成二进制和五进制计数器）构成二进制和五进制计数器l i)i)一位二进制计数器一位二进制计数器l ii)ii)一位五进制计数器一位五进制计数器M=2 QA CPA QA QB QC QD CPA 7490 CPB QA QB QC QD CPA 7490 CPBM=5 QBQCQD CPB(最高位最高位)(最低位最低位

7、)l2 2）构成十进制计数器）构成十进制计数器l84218421码码l54215421码码M=5 M=2 QA QBQCQD 最低位最低位(LSB)最高位最高位(MSB)计数脉冲计数脉冲 CPAM=5 M=2 QBQCQD QA最低位最低位(LSB)最高位最高位(MSB)计数脉冲计数脉冲 CPB CPA QA QB QC QD CPA 7490 CPB QA QB QC QD CPA 7490 CPBl3 3）构成九进制计数器（采用反馈复位法）构成九进制计数器（采用反馈复位法）l4 4）构成二十四进制计数器）构成二十四进制计数器l*5 5）构成）构成10001000分频器分频器 QA QB Q

8、C QD CPA 7490 CPB S91 S92 R01 R02&1 0 0 110 0 0 07 71 13 3同步计数器同步计数器l7 71 13 31 1 同步计数器同步计数器l 1 1同步二进制加计数器同步二进制加计数器l 2 2同步二进制减计数器同步二进制减计数器l *3 3同步二进制可逆计数器同步二进制可逆计数器l7 71 13 32 2 中规模同步计数器中规模同步计数器l 1 1电路符号和引脚含义电路符号和引脚含义l 2 2逻辑功能逻辑功能l 3 3应用应用l分别用分别用J-K J-K 触发器和触发器和D D触发器设计一个三位二进制加计数器。触发器设计一个三位二进制加计数器。l

9、推广到推广到n n位二进制计数器位二进制计数器000001111110010101100011Q2Q1Q0Q2n+1Q1n+1Q0n+1000001001010010011011100100101101110110111111000 Q1 Q0 Q200011110 00010 11101Q1 Q0Q200011110 00101 10101 Q1 Q0Q200011110 01001 11001l7 71 13 31 1 同步计数器同步计数器l1 1同步二进制加计数器同步二进制加计数器l用用JKJK触发器实现触发器实现n n位二进制位二进制同步加计数器，驱动方程同步加计数器，驱动方程为：为：

10、lJ J0 0K K0 01 1lJ J1 1K K1 1Q Q0 0lJ J2 2K K2 2Q Q1 1Q Q0 0lJ J3 3K K3 3Q Q2 2Q Q1 1Q Q0 0llJ Jn n1 1K Kn n1 1Q Qn n-2-2Q Qn-3n-3Q Q1 1Q Q0 0l用用D D触发器实现触发器实现n n位二进制位二进制同步加计数器，驱动方程同步加计数器，驱动方程为：为：lD D0 0Q Q0 0lD D1 1Q Q1 1 Q Q0 0lD D2 2Q Q2 2(Q Q1 1Q Q0 0)lD D3 3Q Q3 3(Q Q2 2Q Q1 1Q Q0 0)llD Dn n1 1Q

11、 Qn n-1-1（Q Qn n-2-2Q Qn-3n-3Q Q1 1Q Q0 0）l2 2同步二进制减计数器同步二进制减计数器 l*3 3同步二进制可逆计数器同步二进制可逆计数器l用用JKJK触发器实现触发器实现n n位二进制同位二进制同步减计数器，驱动方程为：步减计数器，驱动方程为：lJ J0 0K K0 01 1lJ J1 1K K1 1Q Q0 0lJ J2 2K K2 2Q Q1 1Q Q0 0lJ J3 3K K3 3Q Q2 2Q Q1 1Q Q0 0llJ Jn n1 1K Kn n1 1Q Qn n-2-2Q Qn-3n-3Q Q1 1Q Q0 0l用用D D触发器实现触发器

12、实现n n位二进制位二进制同步减计数器，驱动方程同步减计数器，驱动方程为：为：lD D0 0Q Q0 0lD D1 1Q Q1 1 Q Q0 0lD D2 2Q Q2 2(Q Q1 1Q Q0 0)lD D3 3Q Q3 3(Q Q2 2Q Q1 1Q Q0 0)llD Dn n1 1Q Qn n-1-1（Q Qn n-2-2Q Qn-3n-3Q Q1 1Q Q0 0）l7 71 13 32 2 中规模同步计数器中规模同步计数器l可预置的四位二进制同步计数器（可预置的四位二进制同步计数器（7416174161）l1 1电路符号和引脚含义电路符号和引脚含义l1616个引脚的集成芯片个引脚的集成芯

13、片l9 9个输入端，个输入端，5 5个输出个输出端端lQ QA AQ QB BQ QC CQ QD D为数据输出端为数据输出端lCPCP为脉冲输入端为脉冲输入端lT T和和P P为使能输入端为使能输入端l电源电源V VCCCC（1616脚）脚）l地地GNDGND（8 8脚）脚）lO OC C为溢出进位输出端为溢出进位输出端lCrCr 为异步清零端为异步清零端 lL LD D为同步预置端为同步预置端 T QA QB QC QDP 74161 OC CP Cr LD A B C D(1)(9)(3)(4)(5)(6)(14)(13)(12)(11)(10)(7)(2)(15)l2 2逻辑功能逻辑功

14、能l异步清零异步清零l同步预置同步预置l保持保持l计数计数l当同步计数器加到当同步计数器加到“1111”“1111”时，时，O OC C=T=T Q QA A Q QB B Q QC C Q QD D=1=1输入输入输出输出CPCrLDPTABCDQAQBQCQD00000 10ABCDABCD110保持保持110保持保持 1111计数计数l7416174161工作原理波形图工作原理波形图Cr 清除清除Ld 置入置入D0D1D2D3Q0Q1Q2Q3CP 时钟时钟数数据据输输入入P 允许允许T 允许允许输输出出串行进位串行进位输出输出 Occ 异步异步 同步同步 同步同步 13 14 15 0

15、1 清除清除 清除清除 预置预置 计数计数 禁止禁止l3 3应用应用l 1 1）构成十六进制计数器）构成十六进制计数器 T QA QB QC QDP 74161 OC CP Cr LD A B C D 1 1 11l2 2）构成十进制计数器）构成十进制计数器l i)i)采用反馈复位法采用反馈复位法lii)ii)采用反馈预置法（一采用反馈预置法（一)T QA QB QC QDP 74161 OC CP Cr LD A B C D&1 11&T QA QB QC QDP 74161 OC CP Cr LD A B C D&1 0 0 0 011&liii)iii)采用反馈预置法（二采用反馈预置法（

16、二)T QA QB QC QDP 74161 OC CP Cr LD A B C D 1 0 1 1 0111 11 1 1 1100 1 1 0l3 3）构成二十四进制计数器（采用同步连接和异步连接）构成二十四进制计数器（采用同步连接和异步连接）T QA QB QC QDP 74161 OC CP Cr LD A B C D111T QA QB QC QDP 74161 OC CP Cr LD A B C D1T QA QB QC QDP 74161 OC CP Cr LD A B C D111T QA QB QC QDP 74161 OC CP Cr LD A B C D1111l4 4）

17、分析）分析7416174161构成的电路，问这是多少进制计数器；有构成的电路，问这是多少进制计数器；有无挂起现象无挂起现象 T QA QB QC QDP 74161 OC CP Cr LD A B C D 1 0 0 1117 72 2 寄存器和移位寄存器寄存器和移位寄存器l寄存器和移位寄存器是常用的时序逻辑电路，能接受、发送寄存器和移位寄存器是常用的时序逻辑电路，能接受、发送和存放数据，具有记忆、清零、预置等功能，而且能对数据和存放数据，具有记忆、清零、预置等功能，而且能对数据进行移位。进行移位。l每个触发器能存放一位二进制数，每个触发器能存放一位二进制数，n n个触发器能存放个触发器能存放

18、n n位数据。位数据。l寄存器的三个基本特征：寄存器的三个基本特征：数据存得进数据存得进，记得住记得住，取得出取得出。l四位基本的寄存器：四位基本的寄存器：Q Q D C1 Q Q D C1 Q Q D C1 Q Q D C1CPD3 D2 D1 D0 Q3 Q3 Q2 Q2 Q1 Q1 Q0 Q0 寄存器和移位寄存器寄存器和移位寄存器l7 72 21 1 锁存器（暂存器）锁存器（暂存器）l7 72 22 2 寄存器寄存器l7 72 23 3 移位寄存器移位寄存器l 7 72 23 31 1 右移移位寄存器右移移位寄存器l 7 72 23 32 2 左移移位寄存器左移移位寄存器l 7 72 2

19、3 33 3 双向移位寄存器双向移位寄存器l 7 72 23 34 4 中规模集成移位寄存器中规模集成移位寄存器l 1 1电路符号和引脚含义电路符号和引脚含义l 2 2逻辑功能逻辑功能l 3 3应用应用7 72 21 1 锁存器锁存器l采用钟控触发方式的触发器，由电位信号控制，存在空翻现象。采用钟控触发方式的触发器，由电位信号控制，存在空翻现象。l八位锁存器（八位锁存器（7437374373）双拍工作方式）双拍工作方式 QD QD QD QD QD QD QD QD输出输出控制控制使能使能G1Q 2Q 3Q 4Q 5Q 6Q 7Q 8Q1D 2D 3D 4D 5D 6D 7D 8D“1”“0”

20、l7 72 22 2 寄存器寄存器l采用边沿或主从触发方式的触发器，由同步时钟信号控制，采用边沿或主从触发方式的触发器，由同步时钟信号控制，克服空翻毛病。克服空翻毛病。l八位寄存器（八位寄存器（7437474374）双拍工作方式）双拍工作方式 QD QD QD QD QD QD QD QD输出输出控制控制时时钟钟1Q 2Q 3Q 4Q 5Q 6Q 7Q 8Q1D 2D 3D 4D 5D 6D 7D 8D“0”7 72 23 3 移位寄存器移位寄存器l移位寄存器不仅能寄存数据，而且对数据可进行移位；移位寄存器不仅能寄存数据，而且对数据可进行移位；l4 4种不同的工作方式：种不同的工作方式：l 并

21、行输入并行输入/并行输出；并行输出；l 并行输入并行输入/串行输出；串行输出；l 串行输入串行输入/并行输出；并行输出；l 串行输入串行输入/串行输出；串行输出；l7 72 23 31 1 右移移位寄存器右移移位寄存器1D C11D C11D C11D C1串行串行输入输入 Din移位移位脉冲脉冲 CPQ0Q1Q2Q3Dout串行串行输出输出7 72 23 32 2 左移移位寄存器左移移位寄存器l7 72 23 33 3 双向移位寄存器双向移位寄存器l当当M M0 0时，右移时，右移l当当M M1 1时，左移时，左移1D C11D C11D C11D C1串行串行输出输出 Dout移位移位脉冲

22、脉冲 CPQ0Q1Q2Q3Din串行串行输入输入7 72 23 34 4 中规模集成移位寄存器中规模集成移位寄存器l通用的双向移位寄存器（通用的双向移位寄存器（7419474194）l1 1电路符号和引脚含义电路符号和引脚含义l1616个引脚的集成芯片个引脚的集成芯片l1010个输入端，个输入端，4 4个输出端个输出端lQ QA AQ QB BQ QC CQ QD D为并行数据输出端为并行数据输出端lQ QA A 为左移串行数据输出端为左移串行数据输出端lQ QD D 为右移串行数据输出端为右移串行数据输出端lA AD D为并行数据输入端为并行数据输入端lD DR R 为右移串行数据输入端为右

23、移串行数据输入端lD DL L 为左移串行数据输入端为左移串行数据输入端lCPCP为移位时钟脉冲输入端为移位时钟脉冲输入端lS S1 1和和S S0 0为使能输入端为使能输入端(控制端）控制端）l电源电源V VCCCC（1616脚）脚）l地地GNDGND（8 8脚）脚）lCrCr 为异步清零端为异步清零端 S1 QA QB QC QDS0 74194 CP Cr DR A B C D DL(1)(2)(3)(4)(5)(6)(7)(15)(14)(13)(12)(10)(9)(11)2 2逻辑功能逻辑功能l异步清零异步清零l静态保持静态保持l并行送数并行送数l右移右移l左移左移l动态保持动态保

24、持输输 入入输输 出出CrS1S0CPDLDRABCDQAn+1QBn+1QCn+1QDn+10000010QAnQBnQCnQDn111 ABCDABCD101 00QAnQBnQCn101 11QAnQBnQCn110 0QBnQCnQDn0110 1QBnQCnQDn1100 QAnQBnQCnQDnl3 3应用应用l 1 1）构成环行计数器）构成环行计数器 S0 QA QB QC QDS1 74194 CP Cr DR A B C D DL 1 101D C11D C11D C11D C1CPQ0Q1Q2Q3l2 2）构成扭环行计数器）构成扭环行计数器 S0 QA QB QC QDS1

25、 74194 CP Cr DR A B C D DL 1 1011D C11D C11D C11D C1CPQ0Q1Q2Q31l3 3）构成奇数分频器）构成奇数分频器 S0 QA QB QC QDS1 74194 CP Cr DR A B C D DL 1 10&七分频七分频l4 4）并行）并行串行的转换串行的转换 S0 QA QB QC QDS1 74194 CP Cr DR A B C D DL 1 1 0 N1 N2 N3 1&S0 QA QB QC QDS1 74194 CP Cr DR A B C D DL 1 N4 N5 N6 N7 1&STCP0110010 N1 N2 N3 N

26、4 N5 N6 N7 11 0 N1 N2 N3 N4 N5 N61 1 0 N1 N2 N3 N4 N51 1 1 0 N1 N2 N3 N41 1 1 1 0 N1 N2 N3 1 0 N1 N2 1 1 0 N1 1 1 1 0 0N7N6N5N4N3N2N17 73 3 脉冲序列信号发生器脉冲序列信号发生器l1 1、脉冲分配器（节拍发生器）、脉冲分配器（节拍发生器）l将输入时钟脉冲经过一定的分频后分别送到各路输出的逻将输入时钟脉冲经过一定的分频后分别送到各路输出的逻辑电路，称为脉冲分配器。它常用来产生各种定时信号辑电路，称为脉冲分配器。它常用来产生各种定时信号（或节拍脉冲）。它分为计数

27、型和移位型。（或节拍脉冲）。它分为计数型和移位型。l计数型节拍发生器计数型节拍发生器的结构框图如下：的结构框图如下：译码器译码器模模M计数器计数器l三位二进制计数器和三位二进制计数器和38译码器构成的脉冲分配器译码器构成的脉冲分配器Q2 Q2D2 CP2Q1 Q1D1 CP1Q0 Q0D0 CP2Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 74138A2 A1 A0 S1 S2 S3111111111 0 00000010100111001011101111 0 0 0 0 0 0 00 1 0 0 0 0 0 00 0 1 0 0 0 0 00 0 0 1 0 0 0 00 0 0 0

28、1 0 0 00 0 0 0 0 1 0 00 0 0 0 0 0 1 00 0 0 0 0 0 0 1l工作波形图工作波形图 1 2 3 4 5 6 7 8 9Y0Y1Y2Y3Y4Y5Y6Y7l消除干扰信号的方法：消除干扰信号的方法：l1）用时钟脉冲封锁译码门，但此时顺序脉冲不再是一）用时钟脉冲封锁译码门，但此时顺序脉冲不再是一个接一个。个接一个。l2）将选通脉冲或封锁脉冲加在控制输入端。）将选通脉冲或封锁脉冲加在控制输入端。l3）选用扭环行计数器作为脉冲分配器的计数器。）选用扭环行计数器作为脉冲分配器的计数器。l4）用环行计数器构成脉冲分配器，其本身即是）用环行计数器构成脉冲分配器，其本身

29、即是。l移位型节拍发生器移位型节拍发生器D0 Q0CP0 D1 Q1CP1 D2 Q2CP2 D3 Q3CP3 D4 Q4CP4 D5 Q5CP5 D6 Q6CP6 D7 Q7CP7 Sdl2 2、序列信号发生器、序列信号发生器l用来产生规定的串行脉冲序列信号，它可用计数型和移位型脉冲分配器用来产生规定的串行脉冲序列信号，它可用计数型和移位型脉冲分配器构成。构成。l1 1）计数器型代码发生器：）计数器型代码发生器：Q2 Q2D2 CP2Q1 Q1D1 CP1Q0 Q0D0 CP2Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 74138A2 A1 A0 S1 S2 S3&11000101110

30、0010111000101序列序列信号发生器信号发生器1 0 0l移位型代码发生器：移位型代码发生器：l其结构与移位型计数器相似，但两者有着本质区别。其结构与移位型计数器相似，但两者有着本质区别。l序列信号发生器的结构框图：序列信号发生器的结构框图：l假定序列信号发生器产生的序列周期为假定序列信号发生器产生的序列周期为Tp，移位移位寄存器的级数（触发器个数）为寄存器的级数（触发器个数）为n n，应满足关系式：应满足关系式：2n Tp。移位寄存器（右移）移位寄存器（右移）反馈逻辑电路反馈逻辑电路 Q0 Q1 QnZ（序列输出序列输出）F=f(Q0,Q1,Qn)F移位脉冲移位脉冲l例例1.1.（书

31、中（书中254254页）用一片页）用一片7419474194和适当逻辑门构成和适当逻辑门构成“00011101”“00011101”序列信号发生器。序列信号发生器。l例例2.2.分析以下逻辑图，求它的序列长度和序列信号。分析以下逻辑图，求它的序列长度和序列信号。每隔每隔5 5个时钟脉冲，电路的状态循环一遍，个时钟脉冲，电路的状态循环一遍，在每个在每个Q Q端上时序输出端上时序输出1010010100，1010010100，这样，这样一组特定的串行序列信号，序列长度为一组特定的串行序列信号，序列长度为5 5位，位，序列值为序列值为1010010100。D0 Q0CP0 Q0 D1 Q1CP1 D

32、2 Q2CP2 D3 Q3CP3 Q3l串行加法器原理框图串行加法器原理框图An-1An-2A1A0Bn-1Bn-2B1B0CnSn-1Sn-2S1S0Bi Ai CiFA Si Ci+1QD移位方向移位方向RCPn位被加数移位寄存器位被加数移位寄存器An位被加数移位寄存器位被加数移位寄存器Bn1位和数移位寄存器位和数移位寄存器Sl两位串行输入、并行输出双向移位寄存器。两位串行输入、并行输出双向移位寄存器。l该寄存器有两个输入端，其中该寄存器有两个输入端，其中X2为控制端，用于控制移位方为控制端，用于控制移位方向，向，X1为数据输入端。当为数据输入端。当X20时，时，X1往寄存器高位串行送往寄存器高位串行送数，寄存器中的数据从高位移向低位；当数，寄存器中的数据从高位移向低位；当X21时，时，X1往寄往寄存器低位串行送数，寄存器中的数据从低位移向高位。存器低位串行送数，寄存器中的数据从低位移向高位。01101100011000,1101,1010 0100 11110001,1100,10X2 X1