计算机硬件基础-6-存储器(对应教材第5章)课件.ppt

1、16 存储器存储器v存储系统的层次结构存储系统的层次结构v半导体存储器和只读存储器半导体存储器和只读存储器v主存储器、存储器的容量扩展主存储器、存储器的容量扩展v虚拟存储器与高速缓冲存储器虚拟存储器与高速缓冲存储器26.1 6.1 概述概述v存储系统存储系统v存储器的分类及主要技术指标存储器的分类及主要技术指标3微型机的存储系统微型机的存储系统v将两个或两个以上速度、容量和价格将两个或两个以上速度、容量和价格各不相同的存储器用硬件、软件或软各不相同的存储器用硬件、软件或软硬件相结合的方法连接起来就构成存硬件相结合的方法连接起来就构成存储系统。储系统。v系统的存储速度接近较快的存储器，系统的存储

2、速度接近较快的存储器，容量接近较大的存储器。容量接近较大的存储器。4微型计算机系统微型计算机系统高速缓冲存储系统高速缓冲存储系统主存储器主存储器高速缓冲存储器高速缓冲存储器虚拟存储系统虚拟存储系统主存储器主存储器辅助存储器辅助存储器5存储器的分类存储器的分类v按在系统中的地位分类按在系统中的地位分类高速缓冲存储器、主存储器（内存）、辅助存储高速缓冲存储器、主存储器（内存）、辅助存储器（外存）器（外存）v按存储介质分类按存储介质分类半导体存储器、磁表面存储器、光存储器半导体存储器、磁表面存储器、光存储器v按读写性质分类按读写性质分类随机存储器（随机存储器（RAM）、只读存储器（）、只读存储器（R

3、OM）66.2 半导体存储器半导体存储器v由能够表示由能够表示“0”和和“1”、具有记忆功、具有记忆功能的一些物理器件组成。能的一些物理器件组成。v能存放一位二进制数的物理器件称为能存放一位二进制数的物理器件称为一个存储元。一个存储元。v若干存储元构成一个存储单元。若干存储元构成一个存储单元。76.2.1 常用半导体存储器常用半导体存储器随机存取存储器（随机存取存储器（RAM）只读存储器（只读存储器（ROM）FLASH存储器（闪存）存储器（闪存）静态静态RAM动态动态RAM掩模掩模ROM一次编程型一次编程型ROM（PROM）可读写可读写ROMEPROMEEROM6.2.2 半导体存储器的基本结

4、构半导体存储器的基本结构v存储矩阵存储矩阵v地址译码器地址译码器v存储控制电路存储控制电路v三态双向缓冲器三态双向缓冲器96.2.3 半导体随机存储器半导体随机存储器一、静态存储器一、静态存储器SRAMv存储元由双稳电路构成，存储信息稳存储元由双稳电路构成，存储信息稳定。定。10典型典型SRAM芯片芯片了解：了解：v主要引脚功能主要引脚功能v工作时序工作时序v与系统的连接使用与系统的连接使用11SRAM 6264芯片芯片v容量：容量：8K8v芯片外部引线图芯片外部引线图126264芯片与系统的连接芯片与系统的连接D0D7A0A12WEOECS1CS2A0A12MEMWMEMR译码译码电路电路高

5、位地高位地址信号址信号D0D7系系统统总总线线6264 +5V13译码电路译码电路v将输入的二进制（地址）编码变换为一将输入的二进制（地址）编码变换为一个特定的输出信号，即：个特定的输出信号，即：将输入的高位地址信号通过变换，将输入的高位地址信号通过变换，产生一个有效的输出信号，该信号选中产生一个有效的输出信号，该信号选中某一个存储器芯片，使该存储器芯片进某一个存储器芯片，使该存储器芯片进入工作状态。入工作状态。参与译码的高位地址信号决定了存储器的参与译码的高位地址信号决定了存储器的地址范围。地址范围。14译码方式译码方式v全地址译码全地址译码v部分地址译码部分地址译码15全地址译码全地址译码

6、v用全部的高位地址信号作为译码器的用全部的高位地址信号作为译码器的输入输入v存储器芯片的每一个存储单元都具有存储器芯片的每一个存储单元都具有唯一的内存地址，即存储单元与地址唯一的内存地址，即存储单元与地址编号是一对一的关系。编号是一对一的关系。16全地址译码例全地址译码例A19A18A17A16A15A14A13&16264CS1全部高位地址信号（全部高位地址信号（A19-A13）都作为译码器输入。）都作为译码器输入。低位地址信号（低位地址信号（A12-A0）接到）接到6264的地址引脚。的地址引脚。6264的地址范围的地址范围=？17部分地址译码部分地址译码v用部分高位地址信号（而不是全部）

7、用部分高位地址信号（而不是全部）作为译码器的输入作为译码器的输入v存储器芯片的每一个存储单元具有多存储器芯片的每一个存储单元具有多个内存地址，即存储单元与地址编号个内存地址，即存储单元与地址编号是一对多的关系。是一对多的关系。18部分地址译码例部分地址译码例vA18不参加译码，从而使被选中芯片的每个单元都拥不参加译码，从而使被选中芯片的每个单元都拥有两个地址。有两个地址。6264的地址范围？的地址范围？A19A17A16A15A14A13&16264CS119应用举例应用举例v将将SRAM 6264芯片与系统连接，使其地址范芯片与系统连接，使其地址范围为：围为：38000H39FFFH。v使用

8、使用74LS138译码器构成译码电路。译码器构成译码电路。20应用举例应用举例D0D7A0A12WEOECS1CS2A0A12MEMWMEMRD0D7A19G1G2AG2BCBA&A18A14A13A17A16A15+5VY0系系统统总总线线74LS138626421二、动态存储器二、动态存储器DRAM 存储元主要由电容构成，由于电容存在的漏存储元主要由电容构成，由于电容存在的漏电现象而使其存储的信息不稳定，故电现象而使其存储的信息不稳定，故DRAM芯片芯片需要定时刷新需要定时刷新。刷新：刷新：v最大刷新周期：最大刷新周期：DRAM全部刷新一遍所允许全部刷新一遍所允许的最大时间间隔；的最大时间

9、间隔；v刷新方式：刷新方式：集中式刷新集中式刷新分布式刷新分布式刷新异步刷新异步刷新2223典型典型DRAM芯片芯片2164Av2164A：64K1bitv采用行地址和列地址来确定一个单元；采用行地址和列地址来确定一个单元；v行列地址分时传送。行列地址分时传送。共用一组地址信号线共用一组地址信号线地址信号线的数量仅地址信号线的数量仅 为同等容量SRAM芯 片的一半。01000 1 0 0COLROW存储矩阵存储矩阵242164A的内部结构的内部结构A0A7存储矩阵256256行地址锁存及译码列地址锁存及译码.列放大器.DoutDin控制电路RAS#CAS#WE#25工作时序工作时序v数据读出数

10、据读出v数据写入数据写入v刷新，一次一行刷新，一次一行 266.2.46.2.4 只读存储器只读存储器（ROMROM）特点：特点：v可随机读取数据，但不能随机写入；可随机读取数据，但不能随机写入；v掉电后信息不丢失掉电后信息不丢失27一、一、EPROM特点：特点：v可多次编程写入；可多次编程写入；v掉电后内容不丢失；掉电后内容不丢失；v内容的擦除需用紫外线擦除器。内容的擦除需用紫外线擦除器。28典型典型EPROM芯片芯片2764v8K8bit芯片，其引脚与芯片，其引脚与SRAM 6264完全兼容完全兼容；v地址信号：地址信号：A0 A12v数据信号：数据信号：D0 D7v输出信号：输出信号：O

11、Ev片选信号：片选信号：CEv编程脉冲输入：编程脉冲输入：PGM292764的工作方式的工作方式数据读出数据读出编程写入编程写入擦除擦除标准编程方式标准编程方式快速编程方式快速编程方式编程写入：编程写入：每出现一个编程脉冲就写入一个字节数据每出现一个编程脉冲就写入一个字节数据30二、二、EEPROM特点：特点：v可在线编程写入；可在线编程写入；v掉电后内容不丢失；掉电后内容不丢失；v电可擦除。电可擦除。31工作方式工作方式v数据读出数据读出v编程写入编程写入v擦除擦除字节写入：字节写入：每次写入一个字节每次写入一个字节自动页写入：每次写入一页（自动页写入：每次写入一页（32字节）字节）字节擦除

12、：一次擦除一个字节字节擦除：一次擦除一个字节片擦除：一次擦除整片片擦除：一次擦除整片32典型典型EEPROM芯片芯片98C64A：v容量容量8K8；v13根地址线（根地址线（A0 A12）；）；v8位数据线（位数据线（D0 D7）；）；v输出允许信号（输出允许信号（OE）；）；v写允许信号（写允许信号（WE）；）；v选片信号（选片信号（CE）；）；v状态输出端（状态输出端（READY/BUSY）。）。33三、闪速存储器三、闪速存储器（Flash）特点：特点：v无需后备电源；无需后备电源；v可实现在线编程；可实现在线编程；v编程写入及擦除速度快。编程写入及擦除速度快。34典型典型Flash芯片芯

13、片28F040：v容量：容量：512K8bv控制方式：控制方式：利用内部状态寄存器控制芯片的工作利用内部状态寄存器控制芯片的工作 35Flash的工作方式的工作方式数据读出数据读出编程写入：编程写入：擦擦 除除读单元内容读单元内容读内部状态寄存器内容读内部状态寄存器内容读芯片的厂家及器件标记读芯片的厂家及器件标记数据写入，写软件保护数据写入，写软件保护字节擦除，块擦除，片擦除字节擦除，块擦除，片擦除擦除挂起擦除挂起6.3 主存储器主存储器v主存储器的基本组成与结构主存储器的基本组成与结构v主存储器的主要技术指标主存储器的主要技术指标v主存储器的容量扩展主存储器的容量扩展6.3.1 主存储器的基

14、本组成与结构主存储器的基本组成与结构v存储体存储体v地址寄存器地址寄存器v地址译码器电路地址译码器电路v读写电路读写电路v数据寄存器数据寄存器v控制线路控制线路6.3.2 主存储器的主要技术指标主存储器的主要技术指标v存储容量存储容量v最大存取时间最大存取时间v存取周期存取周期v功耗功耗v集成度集成度396.3.3 主存储器的容量扩展主存储器的容量扩展v用多片存储芯片构成所需的内存容量，用多片存储芯片构成所需的内存容量，每个芯片在内存中占据不同的地址范每个芯片在内存中占据不同的地址范围，任一时刻仅有一片（或一组）被围，任一时刻仅有一片（或一组）被选中。选中。位扩展位扩展字扩展字扩展字位扩展字位

15、扩展40存储器扩展技术存储器扩展技术v存储器芯片的存储容量等于：存储器芯片的存储容量等于：单元数单元数每单元的位数每单元的位数字节数字节数字长字长41位扩展位扩展v当存储器芯片的字长小于所需内存单当存储器芯片的字长小于所需内存单元的字长时，则进行元的字长时，则进行位扩展位扩展，使每个，使每个单元的字长满足要求。单元的字长满足要求。42位扩展例位扩展例v用用8片片2164A（64K1位位 DRAM）芯片构成）芯片构成64KB存存储器。储器。A0 A152164A2164A2164AD0 D7D0D1D7A0A7WE#RAS#CAS#行/列地址多路转换器地址选择地址选择A0A7A0A743位扩展原

16、则位扩展原则v将每片的地址线、控制线并联，数据将每片的地址线、控制线并联，数据线分别引出。线分别引出。v位扩展特点：位扩展特点：存储器的单元数不变，位数增加。存储器的单元数不变，位数增加。44字扩展字扩展v地址空间的扩展。芯片每个单元中的地址空间的扩展。芯片每个单元中的字长满足，但单元数不满足。字长满足，但单元数不满足。v扩展原则：扩展原则：每个芯片的地址线、数据线、控制线每个芯片的地址线、数据线、控制线并联，仅片选端分别引出，以实现每并联，仅片选端分别引出，以实现每个芯片占据不同的地址范围。个芯片占据不同的地址范围。例：书上图例：书上图6.3245字位扩展字位扩展v根据内存容量及芯片容量确定

17、所需存根据内存容量及芯片容量确定所需存储芯片数；储芯片数；v进行位扩展以满足字长要求；进行位扩展以满足字长要求；v进行字扩展以满足容量要求。进行字扩展以满足容量要求。v若已有存储芯片的容量为若已有存储芯片的容量为LK，要构，要构成容量为成容量为M N的存储器，需要的芯的存储器，需要的芯片数为：片数为：（M/L）（N/K）466.46.4 虚拟存储器与高速缓冲存储器虚拟存储器与高速缓冲存储器v虚拟存储器的概念与虚拟存储器管理方式虚拟存储器的概念与虚拟存储器管理方式v高速缓冲存储器逻辑结构与读写操作方式高速缓冲存储器逻辑结构与读写操作方式6.4.1 虚拟存储器虚拟存储器v虚拟存储器是在主存虚拟存储

18、器是在主存-辅存层次结构上的进一辅存层次结构上的进一步发展和完善。它指的是基于主存步发展和完善。它指的是基于主存-辅存的物辅存的物理结构，由负责信息划分以及主存理结构，由负责信息划分以及主存-辅存之间辅存之间信息调动的辅助硬件和操作系统中的存储管信息调动的辅助硬件和操作系统中的存储管理软件所组成的存储体系。理软件所组成的存储体系。v虚拟存储器管理方式虚拟存储器管理方式段式管理段式管理页式管理页式管理段页式管理段页式管理496.4.2 高速缓冲存储器（高速缓冲存储器（Cache）v由于由于CPU与主存之间在执行速度上与主存之间在执行速度上存在较大的差异，为提高存在较大的差异，为提高CPU的效的效

19、率，并考虑到价格因素，基于程序率，并考虑到价格因素，基于程序的局部性原理，在的局部性原理，在CPU与主存之间与主存之间增加的高速缓冲存储器增加的高速缓冲存储器 Cache技术技术50Cache的工作原理的工作原理CPUCache主主 存存DB51Cache的命中率的命中率vCache与内存的空间比一般为：与内存的空间比一般为：1 128vCPU读取指令或数据时首先在读取指令或数据时首先在Cache中找，中找，若找到则若找到则“命中命中”，否则为，否则为“不命中不命中”。v命中率影响系统的平均存取速度命中率影响系统的平均存取速度 系统的平均存取速度系统的平均存取速度=Cache存取速度存取速度命

20、中率命中率+RAM存取速度存取速度不命中率不命中率52Cache的读写操作的读写操作读操作读操作写操作写操作贯穿读出式贯穿读出式旁路读出式旁路读出式直写式（写贯穿）直写式（写贯穿）缓存直写式缓存直写式回写式回写式53贯穿读出式贯穿读出式vCPU对主存的所有数据请求都首先送对主存的所有数据请求都首先送到到Cache，在在Cache中查找。中查找。若若命中，命中，则切断则切断CPU对主存的请求，并将数据对主存的请求，并将数据送出；如果不命中，则将数据请求传送出；如果不命中，则将数据请求传给主存给主存。CPUCache主主 存存54旁路读出式旁路读出式vCPU向向Cache和主存同时发出和主存同时发

21、出数据数据请求。请求。如果命中，则如果命中，则Cache将数据回送给将数据回送给CPU，并同时中断并同时中断CPU对主存的请求；若不命对主存的请求；若不命中，则中，则Cache不做任何动作，由不做任何动作，由CPU直接直接访问主存。访问主存。CPUCache主主 存存55直写式直写式v从从CPU发出的写信号送发出的写信号送Cache的同时的同时也写入主存。也写入主存。CPUCache主主 存存缓存直写式缓存直写式v在数据写入主存前加缓存器在数据写入主存前加缓存器CPUCache主主 存存缓存器缓存器57回写式回写式（写更新写更新）v数据一般只写到数据一般只写到Cache，当，当Cache中的中的数据被再次更新时，将原更新的数据写数据被再次更新时，将原更新的数据写入主存相应单元，并接受新的数据。入主存相应单元，并接受新的数据。CPUCache主主 存存更新更新写入写入58Cache的分级体系结构的分级体系结构v一级一级Cache：容量较小：容量较小v二级二级Cache：容量稍大：容量稍大