第七～九讲-总线接口模块的设计要点课件.ppt

1、2022-12-161第七章较复杂时序逻辑电路设计实践n概述n1.一个简单的状态机设计序列检测器n序列检测器就是将一个指定的序列从数字码流中识别出来。本例中，我们将设计一个“10010”序列的检测器。设X为数字码流输入，Z为检出标志输出，高电平表示“发现指定序列”，低电平表示“没有发现指定序列”。考虑码流为“110010010000100101”，则如表所示。时钟12345678910111213141516171819X110010010000100101Z0000010010000000102022-12-162第七章较复杂时序逻辑电路设计实践序列检测器设计2022-12-163第七章较复

2、杂时序逻辑电路设计实践序列检测器设计2022-12-164Module seqdet(x,z,clk,rst);Input x,clk,rst;Output z;Reg2:0 state;A=3d1,Wire z;Parameter IDLE=3d0,A=3d1,B=3d2,C=3d3,D=3d4,E=3d5,F=3d6,G=3d7,Assign z=(state=D&X=0)?1:0;always(posedge clk or negedge rst)if(!rst)begin state=IDLE;endelse casex(state)IDLE:if(x=1)state=A;A:if(x

3、=0)state=B;B:if(x=0)state=C;C:if(x=1)state=D;else state=G;D:if(x=0)state=E;else state=A;2022-12-165 E:if(x=0)state=C;else state=A;F:if(x=1)state=A;else state=B;G:if(x=1)state=F;else state=G;default:state=IDLE;endcaseendmodule 第七章较复杂时序逻辑电路设计实践序列检测器设计2022-12-166较复杂时序逻辑电路设计实践序列检测器设计2022-12-167 设计两个可综合的

4、电路模块:第一个模块能把4位的平行数据转换为符合以下协议的串行数据流，数据流用scl和sda两条线传输，sclk为输入的时钟信号，data3:0为输入数据，d_ena为数据输入的使能信号。第二个模块能把串行数据流内的信息接收到，并转换为相应16条信号线的高电平，即若数据为1，则第一条线路为高电平，数据为n，则第N条线路为高电平。第七章较复杂时序逻辑电路设计实践 2.并行数据流转换为一种特殊串行数据流模块的设计。2022-12-168n通信协议：scl为不断输出的时钟信号，如果scl为高电平，sda由高变低，串行数据流开始；如果scl为高电平时，sda由低变高，串行数据结束。sda信号的串行数据

5、位必须在scl为低电平时变化，若变为高则为1，否则为0。第七章较复杂时序逻辑电路设计实践 2.并行数据流转换为一种特殊串行数据流模块的设计。2022-12-169复杂数字系统设计实践之一第第8章讲章讲 I2C总线接口模块的设计总线接口模块的设计2022-12-16101.二线制 I2C CMOS串行EEPROM的简介 串行EEPROM一般具有两种写入方式，一种是字写入方式，还有一种是页写入方式，允许在一个周期内同时对一个字到一页的若干字节进行编程写入。一页的大小取决于芯片内页寄存器的大小。在这里只编写串行EEPROM的一个字的写入和读出方式的Verilog HDL的行为模型代码。2022-12

6、-16112.总线特征介绍CI22022-12-16122.I2C总线特征介绍2022-12-16133.二线制I2C CMOS 串行EEPROM的写操作2022-12-16143.二线制I2C CMOS 串行EEPROM的读操作2022-12-1615EEPROM的Verilog HDL程序2022-12-1616EEPROM的Verilog HDL程序2022-12-1617EEPROM的Verilog HDL程序2022-12-1618EEPROM的Verilog HDL程序2022-12-1619EEPROM的Verilog HDL程序2022-12-16202022-12-1621E

7、EPROM的Verilog HDL程序2022-12-1622简化的RISC_CPU设计2022-12-1623简化的RISC_CPU设计2022-12-1624简化的RISC_CPU设计2022-12-1625简化的RISC_CPU设计2022-12-1626简化的RISC_CPU设计2022-12-1627简化的RISC_CPU设计2022-12-1628简化的RISC_CPU设计2022-12-1629简化的RISC_CPU设计2022-12-1630简化的RISC_CPU设计2022-12-1631简化的RISC_CPU设计2022-12-1632简化的RISC_CPU设计2022-12-16332022-12-16342022-12-1635