第八章Synplify综合教材课件.ppt
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1、Synplify教程内容一、什么是综合二、Synplify pro综合综合三、基本概念四、用户界面五、基本工程流程什么是综合?设计描述高层次描述:对整个系统的数学模型描述,它试图在系统设计的初始阶段,通过对系统行为描述的仿真来发现系统设计中存在的问题,此时考虑更多的是系统结构和工作过程能够达到设计规格的要求,而与具体的工艺和器件无关逻辑描述:对设计进行RTL级描述,导出逻辑表达式,并用功能仿真工具进行仿真门级描述:设计的门级实现,相当于系统的逻辑原理图物理描述:或称版图描述,ASIC设计中表现为GDSII 文件综合指不同设计描述之间的转换IC设计中的综合设计中的综合 ICIC设计中的综合设计中
2、的综合高层次综合:将系统算法层的行为描述转化为寄存器传输层的结构描述逻辑综合:将寄存器传输层的的结构描述转化为逻辑层的结构描述,以及将逻辑层的结构描述转化为电路的结构描述物理综合:将系统电路层的结构描述转化为版图层的物理描述综合约束综合约束设计所期望达到的性能和面积的目标,在综合实现阶段附加约束,是为了便于控制综合实现过程,使设计满足运行速度,引脚位置等方面的要求附加合理的约束达到面积,速度,性能的良好折中约束原则面积和速度是设计效果最终的评定标准,在两者冲突时,采用速度优先二二 Synplify proSynplify pro综合综合FPGA的综合的综合针对具体的针对具体的FPGA器件,将器
3、件,将RTL级的设计描述转化成门级描述级的设计描述转化成门级描述-Synthesis=Translation+Optimization+Mapping 对对 HDL源代码进行编译与逻辑层次上的优化,消除冗余逻辑源代码进行编译与逻辑层次上的优化,消除冗余逻辑对编译的结果进行逻辑映射与结构层次上的优化,生成逻辑网对编译的结果进行逻辑映射与结构层次上的优化,生成逻辑网表表特点特点综合速度快综合速度快综合效果比较好综合效果比较好Synplify与与SynplifyproSynplify简装版,后者包含了前者所有功能简装版,后者包含了前者所有功能综合原理和机制完全相同综合原理和机制完全相同三、基本概念1
4、 综合2 工程文件3 脚本4 约束文件5 宏库6 属性包综合综合Synthesis,简单地说就是将HDL代码转化为门级网表的过程,Synplify 对电路的综合包括三个步骤表示如下:1 HDL compilation:把HDL的描述编译成已知的结构元素2 Optimization:运用一些算法进行面积优化和性能优化,使设计在满足给定性能约束的前提下,面积尽可能的小。这里Synplify进行的是基本的优化与具体的目标器件技术无关3 Technology mapping:将设计映射到指定厂家的特定器件上,针对目标器件结构优化,生成作为布局布线工具输入的网表工程文件工程文件工程文件*.prj 以tc
5、l 的格式保存以下信息设计文件约束文件综合选项的设置情况等Tcl 脚本脚本Tcl Tool Command Language 是一种非常流行的工业标准批处理描述语言常用作软件应用的控制应用Synplify 的Tcl script 文件设计者可以用批处理命令的形式执行一个综合也可以一次执行同一设计多个综合尝试不同的器件不同的时延目标不同的约束条件Synplify 的script 文件以*.tcl 保存约束文件约束文件约束文件采用Tcl,以(*.sdc)保存用来提供设计者定义的时间约束、综合属性、供应商定义的属性等。约束文件既可以通过SCOPE创建编辑,也可以使用正文编辑器创建编辑。可被添加到在工
6、程窗口的代码菜单中,也可以被Tcl script 文件调用。宏库宏库Synplify 在它内建的宏库中提供了由供应商给出的宏模块比如一些门电路计数器寄存器I/O模块等你可以把这些宏模块直接例化到你的设计中去属性包属性包Synplify为VHDL提供了一个属性包,在Synplify_install_dir/lib/vhd/synattr.vhd。内容有时间约束,如对黑匣子的时间约束,供应商提供的一些属性,还有一些综合属性以帮助你实现你的综合目的。使用时只需在VHDL源文件的开头加入以下属性包调用语句library synplify;use synplify.attributes.all;四、用户
7、界面五、工程流程1)Create Project2)Add Input Files3)Create or Edit ImplementationPick DeviceGlobal Clock Frequency4)Souce check5)Set Constaint file and optimization6)Click on the Button7)View/Analyze Results and export files1 创建工程使用project wizard工程向导1)启用工程向导工程名2)指定工程名称和路径3)添加工程文件1 创建工程-使用工具栏快捷按钮1)方法一、点击File-
8、New 方法二方法三2)添加文件2 源代码错误检查包括两个层次语法错误检查综合错误检查推荐在代码调试阶段使用代码错误检查工具,及时发现问题综合检查3 使用rtl观察编译结果执行 run/compile only命令4 使用scope设计综合约束文件或单击 按钮SCOPE窗口1)Clock定义一个信号作为时钟Enable 标志约束是否生效Clock 说明时钟信号名Value 说明时钟的数值单位为Mhz或nsUnits 说明Value一栏的单位Mhz或nsDuty cycle 说明时钟的占空比单位是ns或%Units 说明时钟的占空比的单位ns或%Improve 希望改善由这个时钟控制的寄存器的路
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