第三章-内部存储器教材课件.ppt

1、计算机组成原理计算机组成原理王健 2010-6-3学习重点学习重点n存储器的分类的分类nSRAM、DRAM存储器原理和区别n存储器容量的扩充方法n只读存储器的分类和各自擦写方式n闪速存储器的特点nCache存储器基本原理n主存与Cache的地址映射第三章第三章 内部存储器内部存储器3.1 存储器概述3.2 SRAM存储器3.3 DRAM存储器3.4 只读存储器和闪速存储器3.5 并行存储器补充：相联存储器3.6 Cache存储器3.1 存储器概述存储器概述一、分类n按存储介质分类：半导体存储器、磁表面存储器、光存储器n按存取方式分类：随机存取、顺序存取（磁带）、半顺序存取（磁盘）n按存储内容可

2、变性分类：ROM、RAMn按信息的易失性分类：易失性和非易失性（非永久性和永久性的）n按系统中的作用分类：l内部存储器、外部存储器l主存、辅存、高速缓存、控制存储器3.1存储器概述存储器概述二、存储器分级结构1、目前存储器的特点是：速度快的存储器价格贵，容量小价格低的存储器速度慢，容量大 在计算机存储器体系结构设计时，在存储器容量，速度和价格方面的因素作折中考虑，建立了分层次的存储器体系结构如下图所示。3.1.2 存储器分级结构存储器分级结构2、分级结构n高速缓冲存储器简称cache，它是一个高速小容量半导体存储器。n主存储器简称主存，用来存放计算机运行期间的大量程序和数据。n外存储器简称外存

3、，它是大容量辅助存储器。3.1.2 存储器分级结构存储器分级结构n分层存储器系统之间的连接关系3.1.3主存储器的技术指标主存储器的技术指标n字存储单元：存放一个机器字的存储单元，相应的单元地址叫字地址。n字节存储单元：存放一个字节的单元，相应的地址称为字节地址。n存储容量：指一个存储器中可以容纳的存储单元总数。n存取时间：又称存储器访问时间：指一次读操作命令发出到该操作完成，将数据读出到数据总线上所经历的时间。通常取写操作时间等于读操作时间，故称为存储器存取时间。n存储周期：存储周期：指连续启动两次读操作所需间隔的最小时间。通常，存储周期略大于存取时间，其时间单位为ns。n存储器带宽：存储器

4、带宽：单位时间里存储器所存取的信息量，通常以位/秒或字节/秒做度量单位。课外阅读：时间单位课外阅读：时间单位n 毫秒ms（千分之一秒）典型照相机的最短曝光时间为一毫秒。一只家蝇每三毫秒扇一次翅膀；蜜蜂则每五毫秒扇一次。由于月亮绕地球的轨道逐渐变宽，它绕一圈所需的时间每年长两毫秒。n 微秒ss （百万分之一秒）光在这个时间里可以传播300米，大约是3个足球场的长度，但是海平面上的声波只能传播1/3毫米。高速的商业频闪仪闪烁一次大约持续1微秒。一筒炸药在它的引信烧完之后大约24微秒开始爆炸。n 纳秒ns（十亿分之一秒）光在真空中一纳秒仅传播30厘米（不足一个步长）。个人电脑的微处理器执行一道指令（

5、如将两数相加）约需2至4纳秒。另一种罕见的亚原子粒子K介子的存在时间为12纳秒。n 皮秒ps（十亿分之一秒的千分之一）最快晶体管的运行以皮秒计。一种高能加速器产生的罕见亚原子粒子b夸克在衰变之前可存在1皮秒。室温下水分子间氢键的平均存在时间是3皮秒。n 飞秒fs（十亿分之一秒的百万分之一）一个分子里的一个原子完成一次典型振动需要10到100飞秒。完成快速化学反应通常需要数百飞秒。光与视网膜上色素的相互作用（产生视觉的过程）约需200飞秒。n 渺秒（十亿分之一秒的十亿分之一）科学家是用渺秒来对瞬时事件进行计时的。研究人员已经用稳定的高速激光产生了仅持续250渺秒的光脉冲。尽管这一时间间隔短得无法

6、想像，但是和普朗克常数相比还是很长的。普朗克常数大约为10-43秒，被认为是可能持续的最短时间。返回目录3.2 SRAM存储器存储器n主存（内部存储器）是半导体存储器。根据信息存储的机理不同可以分为两类：l静态读写存储器(SRAM)：存取速度快，存储容量不如DRAM大。l动态读写存储器(DRAM)：3.2 SRAM存储器存储器一、基本的静态存储元阵列1、存储位元【下页图】2、三组信号线l地址线(图中为单译码，仅有行线)l数据线(4根)l控制线(控制读写)3.2 SRAM存储器存储器二、基本的SRAM逻辑结构nSRAM芯大多采用双译码方式，以便组织更大的存储容量。n采用二级译码：将地址分成x向、

7、y向两部分如图所示。3.2 SRAM存储器存储器n存储体（2561288）l通常把各个字的同一个字的同一位集成在一个芯片（32K1）中，32K位排成256128的矩阵。8个片子就可以构成32KB。n地址译码器l采用双译码的方式（减少选择线的数目）。lA0A7为行地址译码线lA8A14为列地址译码线n读与写的互锁逻辑CS是片选信号（低电平有效）OE为读出使能信号当WE=1时（高电平），存储器进行读操作。WE=0时进行写操作n注意，门G1和G2是互锁的，一个开启时另一个必定关闭，这样保证了读时不写，写时不读。三、存储器的读写周期n读周期l读出时间tAQl读周期时间tRCn写周期l写周期时间tWCl

8、写时间tWDn存取周期l读周期时间tRC=写时间tWDP70例例1：图：图3.5(a)是是SRAM的写入时序图。其中的写入时序图。其中R/W是读是读/写命令控制线，当写命令控制线，当R/W线为低电平时，线为低电平时，存储器按给定地址把数据线上的数据写入存储存储器按给定地址把数据线上的数据写入存储器。请指出图器。请指出图3.5(a)写入时序中的错误，并画出写入时序中的错误，并画出正确的写入时序图。正确的写入时序图。返回目录3.3 DRAM存储器存储器一、DRAM存储位元的记忆原理 SRAM存储器的存储位元是一个触发器，它具有两个稳定的状态。而DRAM存储器的存储位元是由一个MOS晶体管和电容器组

9、成的记忆电路，如图3.6所示。nMOS晶体管:金属氧化物半导体晶体管,或金属氧化物半导体场效应管(MOSFET)三极管 MOS管 3.3 DRAM存储器存储器 场效应管(MOS管)的名字也来源于它的输入端(称为Gate)通过投影一个电场在一个绝缘层上来影响流过晶体管的电流。MOS管做为开关使用，而所存储的信息1或0则是由电容器上的电荷量来体现当电容器充满电荷时，代表存储了1，当电容器放电没有电荷时，代表存储了0。3.3 DRAM存储器存储器二、DRAM芯片的逻辑结构下面我们通过一个例子来看一下动态存储器的逻辑结构。n图3.7(a)为1M4位DRAM芯片的管脚图，其中有两个电源脚、两个地线脚，为

10、了对称，还有一个空脚（NC）。n图3.7(b)是该芯片的逻辑结构图。与SRAM不同的是：（1 1）增加了行地址锁存器和列地址锁存器增加了行地址锁存器和列地址锁存器。由于由于DRAMDRAM存储器容量很大，地址线宽度相应存储器容量很大，地址线宽度相应要增加，这势必增加芯片地址线的管脚数目。要增加，这势必增加芯片地址线的管脚数目。为避免这种情况，采取的办法是为避免这种情况，采取的办法是分时传送地址分时传送地址码码。若地址总线宽度为若地址总线宽度为1010位，先传送地址码位，先传送地址码A0A0A9A9，由行选通信号，由行选通信号RASRAS打入到行地址打入到行地址锁存器；然后传送地址码锁存器；然后

11、传送地址码A10A10A19A19，由列，由列选通信号选通信号CRSCRS打入到列地址锁存器。芯片内打入到列地址锁存器。芯片内部两部分合起来，地址线宽度达部两部分合起来，地址线宽度达2020位，存储位，存储容量为容量为1M1M4 4位。位。（2 2）增加了刷新计数器和相应的控制电增加了刷新计数器和相应的控制电路路。DRAMDRAM读出后必须刷新，而未读写的存读出后必须刷新，而未读写的存储元也要定期刷新，而且要按行刷新，所以储元也要定期刷新，而且要按行刷新，所以刷刷新计数器的长度等于行地址锁存器新计数器的长度等于行地址锁存器。刷新操作刷新操作与读与读/写操作是交替进行的写操作是交替进行的，所以通

12、过，所以通过2 2选选1 1多多路开关来提供刷新行地址或正常读路开关来提供刷新行地址或正常读/写的行地写的行地址。址。DRAM芯片的管脚和逻辑结构芯片的管脚和逻辑结构DRAM的读的读/写写三、读/写周期n读周期、写周期的定义是从行选通信号RAS下降沿开始，到下一个RAS信号的下降沿为止的时间，也就是连续两个读周期的时间间隔。通常为控制方便，读周期和写周期时间相等。DRAM读读/写周期时序写周期时序DRAM的刷新的刷新四、刷新周期 n刷新周期：DRAM存储位元是基于电容器上的电荷量存储，这个电荷量随着时间和温度而减少，因此必须定期地刷新，以保持它们原来记忆的正确信息。n刷新操作有两种刷新方式：l

13、集中式刷新:DRAM的所有行在每一个刷新周期中都被刷新。例如刷新周期为8ms的内存来说，所有行的集中式刷新必须每隔8ms进行一次。为此将8ms时间分为两部分：前一段时间进行正常的读/写操作，后一段时间（8ms-正常读/写周期时间）做为集中刷新操作时间。l分散式刷新(异步):每一行的刷新插入到正常的读/写周期之中。例如P72图3.7所示的DRAM有1024行，如果刷新周期为8ms，则每一行必须每隔8ms1024=7.8 s进行一次。五、存储器容量的扩充五、存储器容量的扩充 1、字长位数扩展(位扩展位扩展)给定的芯片字长位数较短，不满足设计要求的存储器字长，此时需要用多片给定芯片扩展字长位数。三组

14、信号线中，地址线和控制线公用而数据线单独分开连接。芯片个数d=设计要求的存储器容量/选择芯片存储器容量 例例2 2 利用利用1M1M4 4位的位的SRAMSRAM芯片，设芯片，设计一个存储容量为计一个存储容量为1M1M8 8位的位的SRAMSRAM存存储器。储器。解：位扩展所需芯片数量解：位扩展所需芯片数量 (1M8)/(1M4)=2(片)CSCSWEWEI/OI/OA A0 0A A1313CSCSWEWEI/OI/OA A0 0A A1313存储器的容量扩展存储器的容量扩展 位扩展：进行位数的扩充（加大字长）位扩展：进行位数的扩充（加大字长）连接方式：将多片存储芯片的地址、片选、连接方式：

15、将多片存储芯片的地址、片选、读写控制端并联，数据端单独引出。读写控制端并联，数据端单独引出。例：例：16K16K*1 1位芯片扩展位芯片扩展为为16K16K*8 8位位的存储器的存储器A A0 0A A1313A A0 0A A1313CSCSWEWEI/OI/OA A0 0A A1313CSCSWEWEI/OI/OCSCSWEWEI/OI/OCSCSWEWEI/OI/OA A0 0A A1313CSCSWEWEI/OI/OA A0 0A A1313CSCSWEWEI/OI/OA A0 0A A1313CSCSWEWEI/OI/OA A0 0A A1313CSCSWEWEI/OI/OA A0

16、0A A1313CSCSWEWEA A0 0A A1313D D0 0D D1 1D D2 2D D3 3D D4 4D D5 5D D6 6D D7 7 位扩展：进行位数的扩充（加大字长）位扩展：进行位数的扩充（加大字长）连接方式：将多片存储芯片的地址、片选、连接方式：将多片存储芯片的地址、片选、读写控制端并联，数据端单独引出。读写控制端并联，数据端单独引出。例：例：16K16K*1 1位芯片扩展位芯片扩展为为16K16K*8 8位位的存储器的存储器存储器的容量扩展存储器的容量扩展3.3 DRAM存储器存储器2、字存储容量扩展(字扩展扩展)n给定的芯片存储容量较小（字数少），不满足设计要求的

17、总存储容量，此时需要用多片给定芯片来扩展字数。三组信号组中给定芯片的地址总线和数据总线公用，控制总线中R/W公用，使能端EN不能公用，它由地址总线的高位段译码来决定片选信号。所需芯片数仍由（d=设计要求的存储器容量/选择芯片存储器容量）决定。例例33利用利用1M1M8 8位的位的DRAMDRAM芯片设计芯片设计2M2M8 8位的位的DRAMDRAM存储器存储器解：字扩展所需芯片数 (2M8)/(1M8)=2(片)【例】使用一种【例】使用一种16K16K8 8位的存储器芯片构成位的存储器芯片构成64K64K8 8位的主存储器位的主存储器3.字位同时扩展 字位同时扩展是从存储芯片的位数和容量字位同

18、时扩展是从存储芯片的位数和容量两个方面进行扩展。在构成一个存储系统时，两个方面进行扩展。在构成一个存储系统时，如果存储器芯片的字长和容量均不符合存储器如果存储器芯片的字长和容量均不符合存储器系统的要求，此时需要用多个芯片同时进行位系统的要求，此时需要用多个芯片同时进行位扩展和字扩展，以满足系统的要求。进行字位扩展和字扩展，以满足系统的要求。进行字位扩展时，通常是先做位扩展，按存储器字长要扩展时，通常是先做位扩展，按存储器字长要求构成芯片组，再对这样的芯片组进行字扩展，求构成芯片组，再对这样的芯片组进行字扩展，使总的存储容量满足要求。使总的存储容量满足要求。用用32M32M3232位的存储器芯片

19、构成位的存储器芯片构成256M256M6464位的存储体，计算需多少块芯片，画出组织位的存储体，计算需多少块芯片，画出组织结构图，并在图上标明相应连线及数量。结构图，并在图上标明相应连线及数量。解：所需芯片总数为（解：所需芯片总数为（256M256M6464位）位）（32M32M3232位）位）=8=82=162=16（片）（片）因此存储器可分为因此存储器可分为8 8个模块，每个模块容量个模块，每个模块容量32M32M6464位，每个模块由位，每个模块由2 2片片32M32M3232位的存位的存储器芯片构成。共需地址线储器芯片构成。共需地址线2828条，其中条，其中A0-A0-A24A24用于

20、模块内寻址，用于模块内寻址，A25-A27A25-A27通过通过3:83:8译码译码器进行各模块的选择。器进行各模块的选择。3.3 DRAM存储器存储器3、存储器模块条 n存储器通常以插槽用模块条形式供应市场。这种模块条常称为内存条，它们是在一个条状形的小印制电路板上，用一定数量的存储器芯片，组成一个存储容量固定的存储模块。如图所示。n内存条有30脚、72脚、100脚、144脚、168脚等多种形式。l30脚内存条设计成8位数据线，存储容量从256KB32MB。l72脚内存条设计成32位数据总线l100脚以上内存条既用于32位数据总线又用于64位数据总线，存储容量从4MB512MB。3.3 DR

21、AM存储器存储器六、高级的DRAM结构 nFPM DRAM：快速页模式动态存储器，它是根据程序的局部性原理来实现的。在选定的一行中对每一个列地址进行连续快速的读操作或写操作。RAS确定行地址，然后由低电平的列选信号CAS确定各个列地址。依此类推，时序图如下图所示。3.3 DRAM存储器存储器nCDRAM带高速缓冲存储器（cache）的动态存储器，它是在通常的DRAM芯片内又集成了一个小容量的SRAM，从而使DRAM芯片的性能得到显著改进。如图所示出1M4位CDRAM芯片的结构框图，其中SRAM为5124位。3.3 DRAM存储器存储器nSDRAM同步型动态存储器。计算机系统中的CPU使用的是系

22、统时钟，SDRAM的操作要求与系统时钟相同步，在系统时钟的控制下从CPU获得地址、数据和控制信息。换句话说，它与CPU的数据交换同步于外部的系统时钟信号，并且以CPU/存储器总线的最高速度运行，而不需要插入等待状态。其原理和时序关系见下一页图。【课后阅读】3.3 DRAM存储器存储器例4 CDRAM内存条组成实例。一片CDRAM的容量为1M4位，8片这样的芯片可组成1M32位4MB的存储模块，其组成如下图所示。3.3 DRAM存储器存储器七、DRAM主存读/写的正确性校验 DRAM通常用做主存储器，其读写操作的正确性与可靠性至关重要。为此除了正常的数据位宽度，还增加了附加位，用于读/写操作正确

23、性校验。增加的附加位也要同数据位一起写入DRAM中保存。其原理如图所示。返回目录3.4 只读存储器和闪速存储器只读存储器和闪速存储器一、只读存储器 ROM叫做只读存储器。顾名思义，只读的意思是在它工作时只能读出，不能写入。然而其中存储的原始数据，必须在它工作以前写入。只读存储器由于工作可靠，保密性强，在计算机系统中得到广泛的应用。主要有两类：l掩模ROM：掩模ROM实际上是一个存储内容固定的ROM，由生产厂家提供写好内容的产品。l可编程ROM：用户可根据需要写入内容，有些可以多次写入。一次性编程的PROM多次编程的EPROM和E2PROM3.4 只读存储器和闪速存储器只读存储器和闪速存储器1、

24、掩模ROM的阵列结构和存储元 3.4 只读存储器和闪速存储器只读存储器和闪速存储器2、掩模ROM的逻辑符号和内部逻辑框图 3.4 只读存储器和闪速存储器只读存储器和闪速存储器3、可编程ROM nEPROM叫做光擦除可编程可读存储器。它的存储内容可以根据需要写入，当需要更新时将原存储内容抹去，再写入新的内容。n现以浮栅雪崩注入型MOS管为存储元的EPROM为例进行说明，结构如图所示。3.4 只读存储器和闪速存储器只读存储器和闪速存储器n现以浮栅雪崩注入型MOS管为存储元的EPROM为例进行说明，结构如图(a)所示，图(b)是电路符号。n若在漏极D端加上约几十伏的脉冲电压，使得沟道中的电场足够强，

25、则会造成雪崩，产生很多高能量电子。此时，若在G2栅上加上正电压，形成方向与沟道垂直的电场，便可使沟道中的电子穿过氧化层而注入到G1栅，从而使G1栅积累负电荷。n由于G1栅周围都是绝缘的二氧化硅层，泄漏电流极小，所以一旦电子注入到G1栅后，就能长期保存。3.4 只读存储器和闪速存储器只读存储器和闪速存储器n当G1栅有电子积累时，该MOS管的开启电压变得很高，即使G2栅为高电平，该管仍不能导通，相当于存储了“0”。反之，G1栅无电子积累时，MOS管的开启电压较低，当G2栅为高电平时，该管可以导通，相当于存储了“1”。图(d)示出了读出时的电路，它采用二维译码方式：x地址译码器的输出行线与G2栅极相

26、连，以决定T2管是否选中；y地址译码器的输出列线与T1管栅极相连，控制其数据是否读出。当片选信号CS为高电平即该片选中时，方能读出数据。3.4 只读存储器和闪速存储器只读存储器和闪速存储器n这种器件的上方有一个石英窗口，如图(c)所示。当用光子能量较高的紫外光照射G1浮栅时，G1中电子获得足够能量，从而穿过氧化层回到衬底中，如图(e)所示。这样可使浮栅上的电子消失，达到抹去存储信息的目的，相当于存储器又存了全“1”。3.4 只读存储器和闪速存储器只读存储器和闪速存储器n这种EPROM出厂时为全“1”状态，使用者可根据需要写“0”。写“0”电路如图(f)所示，行和列选择线为高电位，P端加20多伏

27、的正脉冲，脉冲宽度为0.11ms。nEPROM可以多次重写。抹去时，用40W紫外灯，相距2cm，照射几分钟即可。3.4 只读存储器和闪速存储器只读存储器和闪速存储器nE2PROM(EEPROM)存储元 E2PROM叫做电擦除可编程只读存储器。其存储元是一个具有两个栅极的NMOS管，如图(a)和(b)所示，G1是控制栅，它是一个浮栅，无引出线；G2是抹去栅，它有引出线。在G1栅和漏极D之间有一小面积的氧化层，其厚度极薄，可产生隧道效应。如图(c)所示，当G2栅加20V正脉冲P1时，通过隧道效应，电子由衬底注入到G1浮栅，相当于存储了“1”。利用此方法可将存储器抹成全“1”状态。3.4 只读存储器

28、和闪速存储器只读存储器和闪速存储器n这种存储器在出厂时，存储内容为全“1”状态。使用时，可根据要求把某些存储元写“0”。写“0”电路如图(d)所示。漏极D加20V正脉冲P2,G2栅接地，浮栅上电子通过隧道返回衬底，相当于写“0”。nE2PROM允许改写上千次，改写（先抹后写）大约需20ms，数据可存储20年以上。nE2PROM读出时的电路如图(e)所示，这时G2栅加3V电压，若G1栅有电子积累，T2管不能导通，相当于存“1”；若G1栅无电子积累，T2管导通，相当于存“0”。3.4 只读存储器和闪速存储器只读存储器和闪速存储器4、闪速存储器FLASH存储器也翻译成闪速存储器，它是高密度非失易失性

29、的读/写存储器。高密度意味着它具有巨大比特数目的存储容量。非易失性意味着存放的数据在没有电源的情况下可以长期保存。闪存存取比较快速，无噪音，散热小。总之，它既有RAM的优点，又有ROM的优点，是一种很有发展前途的存储技术。n 闪存卡（Flash Card）是利用闪存（Flash Memory）技术达到存储电子信息的存储器，一般应用在U盘、数码相机、手机、MP3、掌上游戏机等小型数码产品中作为存储介质，所以样子小巧，有如一张卡片，所以称之为闪存卡。n 根据不同的生产厂商和不同的应用，闪存卡大概有六大类十二小类:lSD卡(Secure Digital)/MiniSD 卡 lCF卡(Compact

30、Flash)/T-flash卡lMMC卡(MultiMedia Card)lXD卡(XD-Picture Card)lSM卡(SmartMedia)lSONY记忆棒(SONY Memory Stick)n 这些闪存卡虽然外观、规格不同，但是技术原理都是相似的。n 另外，数码产品中有些也用微硬盘(MICRO DRIVE)n SD卡（Secure Digital Memory Card）是一种基于闪存的新一代记忆设备。SD卡由日本松下、东芝及美国SanDisk公司于1999年8月共同开发研制。大小犹如一张邮票的SD记忆卡，重量只有2克，但却拥有高记忆容量、快速数据传输率、极大的移动灵活性以及很好的

31、安全性。n CF卡（Compact Flash）是1994年由SanDisk公司最先推出的。CF卡具有PCMCIA-ATA功能，并与之兼容；CF卡重量只有14g，仅火柴盒般大小（43mmx36mmx3.3mm）。n MMC（MultiMedia Card）卡由西门子公司和首推CF的SanDisk公司于1997年推出。1998年1月十四家公司联合成立了MMC协会（MultiMedia Card Association简称MMCA），现在已经有超过84个成员，外形跟SD卡差不多。少了几根针脚。n XD卡全称为XD-PICTURE CARD，是由富士和奥林巴斯联合推出的专为数码相机使用的小型存储卡，

32、采用单面18针接口，是目前体积最小的存储卡。XD取自于“Extreme Digital”，是“极限数字”的意思。XD卡是较为新型的闪存卡，相比于其它闪存卡，它拥有众多的优势特点。袖珍的外形尺寸，外形尺寸为20mm25mm1.7mm，总体积只有0.85立方厘米，约为2克重，是目前世界上最为轻便、体积最小的数字闪存卡.n SM（Smart Media）卡是由东芝公司在1995年11月发布的Flash Memory存储卡，三星公司在1996年购买了生产和销售许可，这两家公司成为主要的SM卡厂商。SM卡的尺寸为37mm45mm0.76mm，由于SM卡本身没有控制电路，而且由塑胶制成（被分成了许多薄片）

33、，因此SM卡的体积小非常轻薄。n Sony记忆棒(Memory Stick):索尼一向独来独往的性格造就了记忆棒的诞生。这种口香糖型的存储设备几乎可以在所有的索尼影音产品上通用，但与其他公司的数码设备不兼容。3.4 只读存储器和闪速存储器只读存储器和闪速存储器nFLASH存储元在E2PROM存储元基础上发展起来的，由此可以看出创新与继承的关系。n如图所示为闪速存储器中的存储元，由单个MOS晶体管组成，除漏极D和源极S外，还有一个控制栅和浮空栅。3.4 只读存储器和闪速存储器只读存储器和闪速存储器n“0”状态状态：当控制栅加上足够的正电压时，浮空栅将储存许多电子带负电，这意味着浮空栅上有很多负电

34、荷，这种情况我们定义存储元处于0状态。n“1”状态状态：如果控制栅不加正电压，浮空栅则只有少许电子或不带电荷，这种情况我们定义为存储元处于1状态。n浮空栅上的电荷量决定了读取操作时，加在栅极上的控制电压能否开启MOS管，并产生从漏极D到源极S的电流。3.4 只读存储器和闪速存储器只读存储器和闪速存储器n编程操作编程操作：实际上是写“0”操作。所有存储元的原始状态或擦除擦除后均处“1”状态。n编程操作的目的是为存储元的浮空栅补充电子，从而使存储元改写成“0”状态。如果某存储元仍保持“1”状态，则控制栅就不加正电压。n如图(a)表示编程操作时存储元写0、写 1 的 情 况。n实际上编程时只写0，不

35、写1，因为存储元擦除后原始状态全为1。要写0，就是要在控制栅C上加正电压。n一旦存储元被编程，存储的数据可保持100年之久而无需外电源。3.4 只读存储器和闪速存储器只读存储器和闪速存储器n读取操作：控制栅加上正电压。浮空栅上的负电荷量将决定是否可以开启MOS晶体管。n如果存储元原存1，可认为浮空栅不带负电，控制栅上的正电压足以开启晶体管。如果存储元原存0，可认为浮空栅带负电，控制栅上的正电压不足以克服浮动栅上的负电量，晶体管不能开启导通。n当MOS晶体管开启导通时，电源VD提供从漏极D到源极S的电流。n读出电路检测到有电流，表示存储元中存1，若读出电路检测到无电流，表示存储元中存0，如 图(

36、b)所 示。3.4 只读存储器和闪速存储器只读存储器和闪速存储器n擦除操作擦除操作：所有的存储元中浮空栅上的负电荷要全部洩放出去。为此晶体管源极S加上正电压，这与编程操作正好相反，见图(c)所示。源极S上的正电压吸收浮空栅中的电子，从而使全部存储元变成1状态。3.4 只读存储器和闪速存储器只读存储器和闪速存储器nFLASH存储器的阵列结构lFLASH存储器的简化阵列结构如图所示。在某一时间只有一条行选择线被激活。l读操作时，假定某个存储元原存1，那么晶体管导通，与它所在位线接通，有电流通过位线，所经过的负载上产生一个电压降。这个电压降送到比较器的一个输入端，与另一端输入的参照电压做比较，比较器

37、输出一个标志为逻辑1的电平。l如果某个存储元原先存0，那么晶体管不导通，位线上没有电流，比较器输出端则产生一个标志为逻辑0的电平。补充说明补充说明n闪速存储器还分AND、NAND、NOR、DiNOR等类型，常用NOR型与NAND型两种。它们的区别很大，打个比方说，NOR型闪存更像内存，有独立的地址线和数据线，但价格比较贵，容量比较小；而NAND型更像硬盘，地址线和数据线是共用的I/O线，类似硬盘的所有信息都通过一组硬盘线传送。n另外NAND型比NOR型闪存成本要低一些，而容量大得多。NOR型闪存比较适合频繁随机读写的场合，通常用于存储程序代码并直接在闪存内运行；NAND型闪存主要用来存储资料，

38、我们常用的闪存产品，如U盘、数码 存 储 卡 都 是 用 N A N D 型 闪 存。nNAND型闪存的操作方式效率低，这和它的架构设计和接口设计有关，它操作起来像硬盘(其实NAND型闪存在设计之初确实考虑了与硬盘的兼容性)，它的性能特点也很像硬盘：小数据块操作速度很慢，而大数据块速度就很快。n内存和NOR型闪存的基本存储单元是bit，用户可以随机访问任何一个bit的信息。nNAND型闪存的基本存储单元是页（Page）（可以看到，NAND型闪存的页就类似硬盘的扇区，硬盘的一个扇区也为512字节）。每一页的有效容量是512字节的倍数。n所谓的有效容量是指用于数据存储的部分，实际上还要加上16字节

39、的校验信息，因此我们可以在闪存厂商的技术资料当中看到“（512+16）Byte”的表示方式。目前2GB以下容量的NAND型闪存绝大多数是（512+16）字节的页面容量，2GB以上容量的NAND型闪存则将页容量扩大到（2048+64）字节。nNAND型闪存以块为单位进行擦除操作。闪存的写入操作必须在空白区域进行，如果目标区域已经有数据，必须先擦除后写入，因此擦除操作是闪存的基本操作。一般每个块包含32个512字节的页，容量16KB；而大容量闪存采用2KB页时，则每个块包含64个页，容量128KB。返回目录3.5 并行存储器并行存储器n由于CPU和主存储器之间在速度上是不匹配的，这种情况便成为限制

40、高速计算机设计的主要问题。n为了提高CPU和主存之间的数据传输率，除了主存采用更高速的半导体器件来缩短读出时间外，还可以采用并行技术的存储器。3.5 并行存储器并行存储器n提高存储器读出速度的途径l多个存储器并行工作并行访问和交叉访问l设置各种缓冲器通用寄存器l采用分层的存储系统Cache（第6节）虚拟存储系统（第9章）3.5 并行存储器并行存储器一、双端口存储器 1、双端口存储器的逻辑结构 双端口存储器由于同一个存储器具有两组相互独立的读写控制电路而得名。可以进行并行的独立操作，是一种高速工作的存储器，在科研和工程中非常有用。l举例:双端口存储器IDT7133的逻辑框图。如下页图。3.5 并

41、行存储器并行存储器IDT7133IDT7133提供了两个相互独立的端提供了两个相互独立的端口，即左端口右端口。它们分别具口，即左端口右端口。它们分别具有各自的地址线、数据线和控制线，有各自的地址线、数据线和控制线，可以对存储器中任何位置上的数据可以对存储器中任何位置上的数据进行独立的存取操作。进行独立的存取操作。3.5 并行存储器并行存储器2、无冲突读写控制 当两个端口的地址不相同时，在两个端口上进行读写操作，一定不会发生冲突。当任一端口被选中驱动时，就可对整个存储器进行存取，每一个端口都有自己的片选控制(CE)和输出驱动控制(OE)。读操作时，端口的OE(低电平有效)打开输出驱动器，由存储矩

42、阵读出的数据就出现在I/O线上。3.5 并行存储器并行存储器3、有冲突读写控制 当两个端口同时存取存储器同一存储单元时，便发生读写冲突。为解决此问题，特设置了BUSY标志。在这种情况下，片上的判断逻辑可以决定对哪个端口优先进行读写操作，而对另一个被延迟的端口置BUSY标志(BUSY变为低电平)，即暂时关闭此端口。3.5 并行存储器并行存储器4、有冲突读写控制判断方法(1)如果地址匹配且在CE之前有效，片上的控制逻辑在CEL和CER之间进行判断来选择端口(CE判断)。(2)如果CE在地址匹配之前变低，片上的控制逻辑在左、右地址间进行判断来选择端口(地址有效判断)。3.5 并行存储器并行存储器无论

43、采用哪种判断方式，延迟端口的BUSY标志都将置低电平而关闭此端口，而当允许存取的端口完成操作时，延迟端口BUSY标志才进行复位而打开此端口。双端口存储器的时序双端口存储器的时序3.5 并行存储器并行存储器二、多模块交叉存储器 一个由若干个模块组成的主存储器是线性编址的。这些地址在各模块中如何安排，有两种方式：一种是顺序方式，一种是交叉方式 3.5 并行存储器并行存储器l假设有n个存储体，每个存储体的容量为m个存储单元l顺序方式：n2logm2log每个存储体内的地址片选，存储体选择3.5 并行存储器并行存储器1 1、顺序方式、顺序方式 例例 M0M0M3M3共四个模块，则每个模块共四个模块，则

44、每个模块8 8个个字字顺序方式顺序方式:M0：07 M1：815 M2：1623 M3：2431n5 5位地址组织如下：位地址组织如下：X X X X XX X X X Xn高位选模块，低位选块内地址高位选模块，低位选块内地址n特点：某个模块进行存取时，其他模块不工作，优点是某一模块出现故障时，其他模块可以照常工作，通过增添模块来扩充存储器容量比较方便。缺点是各模块串行工作，存储器的带宽受到了限制。3.5 并行存储器并行存储器2、交叉方式n可以实现多模块流水式并行存取n2logm2log每个存储体内的地址片选，存储体选择3.5 并行存储器并行存储器 例例 M0M0M3M3共四个模块，则每个模块

45、共四个模块，则每个模块8 8个字个字n交叉方式：交叉方式：M0：0，4，.除以除以4余数为余数为0 M1：1，5，.除以除以4余数为余数为1 M2：2，6，.除以除以4余数为余数为2 M3：3，7，.除以除以4余数为余数为3n5位地址组织如下：X X X X Xn高位选块内地址，低位选模块n特点：连续地址分布在相邻的不同模块内，同一个模块内的地址都是不连续的。优点是对连续字的成块传送可实现多模块流水式并行存取，大大提高存储器的带宽。使用场合为成批数据读取。3、多模块交叉存储器的基本结构 右图为四模块交叉存储器结构框图。主存被分成4个相互独立、容量相同的模块M0，M1，M2，M3，每个模块都有自

46、己的读写控制电路、地址寄存器和数据寄存器，各自以等同的方式与CPU传送信息。在理想情况下，如果程序段或数据块都是连续地在主存中存取，那么将大大提高主存的访问速度。)1()1(nnmTmTtmTt交叉顺序n通常在一个存储器周期内，n个存储体必须分时启动，则各个存储体的启动间隔为 （n为交叉存取度）n整个存储器的存取速度有望提高n倍nT/例5 设存储器容量为32字，字长64位，模块数m=4，分别用顺序方式和交叉方式进行组织。存储周期T=200ns，数据总线宽度为64位，总线传送周期=50ns。若连续读出4个字，问顺序存储器和交叉存储器的带宽各是多少?解：顺序存储器和交叉存储器连续读出m=4个字的信

47、息总量都是：q=64b4=256b顺序存储器和交叉存储器连续读出4个字所需的时间分别是：t2=mT=4200ns=800ns=810-7st1=T+(m-1)=200ns+3*50ns=350ns=3.510-7s顺序存储器和交叉存储器的带宽分别是：W2=q/t2=256b(810-7)s=320Mb/sW1=q/t1=256b(3.510-7)s=730Mb/s二模块交叉存储器举例二模块交叉存储器举例二模块交叉存储器举例二模块交叉存储器举例返回目录补补 充充n相联存储器l原理：按内容存取的存储器，可以选择记录（关键字）的一个字段作为地址l组成：见下一页图l主要用途：在虚拟存储器中存放段表、页

48、表和快表，也可以作Cache的行地址相联存储器相联存储器3.6 cache存储器存储器1、基本原理（1）功能：cachecache是介于是介于CPUCPU和和主存之间的小容量存储器，存取速主存之间的小容量存储器，存取速度比主存快。它能高速地向度比主存快。它能高速地向CPUCPU提提供指令和数据，加快程序的执行速供指令和数据，加快程序的执行速度。可以解决度。可以解决CPUCPU和主存之间的速和主存之间的速度不匹配问题。度不匹配问题。l一般采用高速的SRAM构成。lCPU和主存之间的速度差别很大时，采用两级或多级Cache系统l早期的一级Cache在CPU内，二级在主板上l现在的CPU内带L1 C

49、ache和L2 Cachel全由硬件调度，对用户透明3.6 cache存储器存储器3.6 Cache存储器存储器（2）cache基本原理l地址映射l替换策略l写一致性l性能评价3.6 cache存储器存储器cache基本原理：lcache是介于CPU和主存M2之间的小容量存储器，但存取速度比主存快。主存容量配置几百MB的情况下，cache的典型值是几百KB。lcache能高速地向CPU提供指令和数据，从而加快了程序的执行速度。从功能上看，它是主存的缓冲存储器，由高速的SRAM组成。为追求高速，包括管理在内的全部功能由硬件实现，因而对程序员是透明的。lCache的设计依据：CPU这次访问过的数据

50、，下次有很大的可能也是访问附近的数据。lCPU与cache之间的数据传送是以字为单位l主存与cache之间的数据传送是以块为单位lCPU读主存时，便把地址同时送给Cache和主存，cache控制逻辑依据地址判断此字是否在cache中，若在此字立即传送给CPU，否则，则用主存读周期把此字从主存读出送到CPU，与此同时，把含有这个字的整个数据块从主存读出送到cache中。3.6 Cache存储器存储器（3）Cache的命中率 从CPU来看，增加一个cache的目的，就是在性能上使主存的平均读出时间尽可能接近cache的读出时间。为了达到这个目的，在所有的存储器访问中由cache满足CPU需要的部分