CH6-存储器和可编程逻辑器件解析课件.ppt

1、孔敏 Lab of CVPR of West AnHui University数字电路与逻辑设计12/3/20221孔敏 Lab of CVPR of West AnHui University数字电路与逻辑设计6.1 6.1 半导体存储器半导体存储器一、概述一、概述 半导体存储器是一种能半导体存储器是一种能存储存储大量大量二值数字信息二值数字信息的大规的大规模集成电路，是现代数字系统特别是计算机中的重要组成模集成电路，是现代数字系统特别是计算机中的重要组成部分。部分。半导体存储器半导体存储器ROMROMEPROMEPROM快闪存储器快闪存储器PROMPROME E2 2PROMPROM固定固

2、定ROMROM（又称掩膜（又称掩膜ROMROM）可编程可编程ROMROMRAMRAMSRAMSRAMDRAMDRAM按存取方式来分：按存取方式来分：12/3/20222孔敏 Lab of CVPR of West AnHui University数字电路与逻辑设计6.1 6.1 半导体存储器半导体存储器按制造工艺来分：按制造工艺来分：半导体存储器半导体存储器双极型双极型MOSMOS型型对存储器的对存储器的操作操作通常分为两类：通常分为两类：写写即把信息存入存储器的过程。即把信息存入存储器的过程。读读即从存储器中取出信息的过程。即从存储器中取出信息的过程。两个重要技术指标：两个重要技术指标：存储

3、容量存储容量存储器能存放二值信息的多少。单位是存储器能存放二值信息的多少。单位是位位或或比特比特（bitbit）。）。1K=21K=21010=1024=1024，1M=21M=21010K=2K=22020。存储时间存储时间存储器读出（或写入）数据的时间。一般用存储器读出（或写入）数据的时间。一般用读（或写）周期来表示。读（或写）周期来表示。12/3/20223孔敏 Lab of CVPR of West AnHui University数字电路与逻辑设计6.1 6.1 半导体存储器半导体存储器二、掩膜只读存储器（二、掩膜只读存储器（ROM）存储的数据不会因断电而消失，具有非易失性。存储的数

4、据不会因断电而消失，具有非易失性。特点：特点：只能读出，不能写入；只能读出，不能写入；1.ROM1.ROM的基本结构的基本结构 ROMROM主要由主要由地址译码器地址译码器、存储矩阵存储矩阵和和输出缓冲器输出缓冲器三部三部分组成，其基本结构如图所示。分组成，其基本结构如图所示。12/3/20224孔敏 Lab of CVPR of West AnHui University数字电路与逻辑设计ROM的基本结构的基本结构 地址译码器存储矩阵输出缓冲器Dm 1D0W0W1W2 1nA0A1An 1三态控制信息单元(字)存储单元6.1 6.1 半导体存储器半导体存储器字字线线位位线线 存储单元可以由存

5、储单元可以由二极管二极管、双极型三极管双极型三极管或者或者MOSMOS管管构成。构成。每个存储单元可存储每个存储单元可存储1 1位位二值信息（二值信息（“0”0”或或“1”1”）。）。按按“字字”存放、读取数据存放、读取数据，每个，每个“字字”由若干个存储单元组由若干个存储单元组成，即包含若干成，即包含若干“位位”。字的位数称为。字的位数称为“字长字长”。每当给定一组输入地址时，译码器每当给定一组输入地址时，译码器选中选中某一条输出某一条输出字线字线WiWi，该字线对应存储矩阵中的某个该字线对应存储矩阵中的某个“字字”，并将该字中的，并将该字中的m m位信息位信息通过通过位线位线送至输出缓冲器

6、进行送至输出缓冲器进行输出输出。存储器的容量字数位数2nm位12/3/20225孔敏 Lab of CVPR of West AnHui University数字电路与逻辑设计 地址译码器 R R R R 存储矩阵 0123 DDDDEN输出缓冲器 0123 DDDD3210WWWW01AA二极管二极管ROM结构图结构图 6.1 6.1 半导体存储器半导体存储器2.2.二极管二极管ROMROM字字线线位位线线 制作芯片时，若在某制作芯片时，若在某个字中的某一位存入个字中的某一位存入“1”，则在该字的字线与位线之间则在该字的字线与位线之间接入二极管接入二极管，反之，就不接，反之，就不接二极管。二

7、极管。“1”12/3/20226孔敏 Lab of CVPR of West AnHui University数字电路与逻辑设计ROM的数据表的数据表 地地 址址 数数 据据 A1 A0D3 D2 D1 D00 00 11 01 11 0 0 10 1 1 11 1 1 00 1 0 16.1 6.1 半导体存储器半导体存储器31002113212203WWWDWWDWWWDWWD 地址译码器实现地址码的地址译码器实现地址码的与运算与运算，每条字线对应一个最小项。每条字线对应一个最小项。存储矩阵实现字线的存储矩阵实现字线的或运算或运算。013012011010AAWAAWAAWAAW 12/3

8、/20227孔敏 Lab of CVPR of West AnHui University数字电路与逻辑设计 地址译码器 END3 D2 D1 D0 W0 W1 W2 W3 A1 A0 6.1 6.1 半导体存储器半导体存储器3.MOS3.MOS管管ROMROM 地址译码器 D3 D2 D1 D0 W0 W1 W2 W3 A1 A0 存储矩阵 ROMROM的点阵图的点阵图“1”“0”12/3/20228孔敏 Lab of CVPR of West AnHui University数字电路与逻辑设计2.一次性可编程一次性可编程ROM（PROM）。出厂时，存储内容全为出厂时，存储内容全为1（或全为

9、（或全为0），），用户可根据自己的需要进行编程，但只能编程一次。用户可根据自己的需要进行编程，但只能编程一次。1.1.固定固定ROMROM（掩模掩模ROM ROM）。厂家把数据。厂家把数据“固化固化”在存储器中，用户无在存储器中，用户无法进行任何修改。使用时，只能读出，不能写入。法进行任何修改。使用时，只能读出，不能写入。6.1 6.1 半导体存储器半导体存储器二、可编程的只读存储器二、可编程的只读存储器ROMROM的编程是指将信息存入的编程是指将信息存入ROMROM的过程。的过程。UCC字线Wi位线Di熔丝 用户对用户对PROM编程是编程是逐字逐位逐字逐位进行的。首先通过字线和位线选择进行的

10、。首先通过字线和位线选择需要编程的存储单元，然后通过规需要编程的存储单元，然后通过规定宽度和幅度的脉冲电流，将该存定宽度和幅度的脉冲电流，将该存储管的熔丝熔断，这样就将该单元储管的熔丝熔断，这样就将该单元的内容改写了。的内容改写了。熔丝型熔丝型PROMPROM的存储单元的存储单元12/3/20229孔敏 Lab of CVPR of West AnHui University数字电路与逻辑设计6.1 6.1 半导体存储器半导体存储器3.紫外线擦除可编程紫外线擦除可编程ROM（EPROM）。采用浮栅技术，可通过紫采用浮栅技术，可通过紫外线照射而被擦除，可重复擦除上万次。外线照射而被擦除，可重复擦

11、除上万次。5.快闪存储器（快闪存储器（Flash Memory）。也是采用浮栅型也是采用浮栅型MOS管，存储器管，存储器中数据的擦除和写入是分开进行的，数据写入方式与中数据的擦除和写入是分开进行的，数据写入方式与EPROM相相同，一般一只芯片可以擦除同，一般一只芯片可以擦除/写入写入100万次以上。万次以上。4.电可擦除可编程电可擦除可编程ROM（E2PROM）。也是采用浮栅技术，用电擦也是采用浮栅技术，用电擦除，可重复擦写除，可重复擦写100次，并且擦除的速度要快的多。次，并且擦除的速度要快的多。E2PROM的电的电擦除过程就是改写过程，它具有擦除过程就是改写过程，它具有ROM的非易失性，又

12、具备类似的非易失性，又具备类似RAM的功能，可以随时改写。的功能，可以随时改写。12/3/202210孔敏 Lab of CVPR of West AnHui University数字电路与逻辑设计 6.1 6.1 半导体存储器半导体存储器三、随机存取存储器（三、随机存取存储器（RAM）断电后存储的数据随之消失，具有断电后存储的数据随之消失，具有易失性易失性。特点：特点：可随时读出，也可随时写入数据；可随时读出，也可随时写入数据；根据存储单元的工作原理不同，根据存储单元的工作原理不同，RAMRAM分为静态分为静态RAMRAM和动态和动态RAMRAM。静态静态RAM:RAM:优点优点:数据由数据

13、由触发器触发器记忆记忆,只要不断电只要不断电,数据就能永久保存。数据就能永久保存。缺点缺点:存储单元所用的管子数目多存储单元所用的管子数目多,功耗大功耗大,集成度受到限制。集成度受到限制。动态动态RAM:RAM:优点优点:存储单元所用的管子数目少存储单元所用的管子数目少,功耗小功耗小,集成度高。集成度高。缺点缺点:为避免存储数据的丢失为避免存储数据的丢失,必须必须定期刷新定期刷新。12/3/202211孔敏 Lab of CVPR of West AnHui University数字电路与逻辑设计行地址译码器存储矩阵A0A1AiDm 1D0列地址译码器读/写控制电路Ai 1An1CSR/WI/

14、O0I/Om 11 1）SRAMSRAM的基本结构的基本结构1.1.静态随机存储器静态随机存储器(SRAM)(SRAM)SRAMSRAM主要由主要由存储矩阵存储矩阵、地址译码器地址译码器和和读读/写控制电路写控制电路三部分组成三部分组成.6.1 6.1 半导体存储器半导体存储器SRAMSRAM的基本结构的基本结构 CSCS称为片选信号称为片选信号。CS=0CS=0时，时，RAMRAM工作；工作；CS=1CS=1时，所有时，所有I/OI/O端均为端均为高阻状态，不能对高阻状态，不能对RAMRAM进行进行读读/写操作。写操作。R/WR/W称为读称为读/写控制信号写控制信号。R/W=1R/W=1时，

15、执行读操作；时，执行读操作；R/W=0R/W=0时，执行写操作。时，执行写操作。存储容量字数存储容量字数位数位数 2 2n nm m位位12/3/202212孔敏 Lab of CVPR of West AnHui University数字电路与逻辑设计2 2）SRAMSRAM静态存储单元静态存储单元6.1 6.1 半导体存储器半导体存储器UDDV4V2QQV1V3V5V6V7V8I/OI/O列选线列选线Y行选线行选线X存储存储单元单元位位线线D位位线线D(a)(a)六管六管NMOSNMOS存储单元存储单元基本基本RSRS触发器触发器无论读出还是写入操作，都必须使行选线无论读出还是写入操作，都

16、必须使行选线X X和列选线和列选线Y Y同时为同时为“1”.1”.UDDV4V2V6V5V1V3V7V8YI/OI/O位线D位线DX(b)(b)六管六管CMOSCMOS存储单元存储单元PMOSPMOS管管12/3/202213孔敏 Lab of CVPR of West AnHui University数字电路与逻辑设计2.2.动态随机存储器动态随机存储器(DRAM)(DRAM)6.1 6.1 半导体存储器半导体存储器V4V3V1V2V7V8YDD位位线线D位位线线DC1C2CO1CO2QQ预充脉冲预充脉冲V5V6X存储存储单元单元UC1UC2UCC四管动态四管动态MOS存储单元存储单元 动态

17、动态MOSMOS存储单元存储单元利用利用MOSMOS管管的栅极电容来存储信息的栅极电容来存储信息，但由于，但由于栅极电容的容量很小，而漏电流栅极电容的容量很小，而漏电流又不可能绝对等于又不可能绝对等于0 0，所以电荷保，所以电荷保存的时间有限。为了避免存储信存的时间有限。为了避免存储信息的丢失，必须定时地给电容补息的丢失，必须定时地给电容补充漏掉的电荷。通常把这种操作充漏掉的电荷。通常把这种操作称为称为“刷新刷新”或或“再生再生”。刷新之间的时间间隔一般不刷新之间的时间间隔一般不大于大于 20ms20ms。动态动态MOSMOS存储单元有四管电路、存储单元有四管电路、三管电路和单管电路等。三管电

18、路和单管电路等。12/3/202214孔敏 Lab of CVPR of West AnHui University数字电路与逻辑设计6.1 6.1 半导体存储器半导体存储器V4V3V1V2V7V8YDD位位线线D位位线线DC1C2CO1CO2QQ预充脉冲预充脉冲V5V6X存储存储单元单元UC1UC2UCC四管动态四管动态MOS存储单元存储单元写入数据：写入数据：D=1D=1时，时，C C2 2充电，写入充电，写入Q=1Q=1；D=0D=0时，时，C C1 1充电，写入充电，写入Q=0Q=0。X=Y=“1”X=Y=“1”01101001读出数据：读出数据：Q=0Q=0时，读出时，读出D=0D=

19、0；Q=1Q=1时，读出时，读出D=1D=1；X=Y=“1”X=Y=“1”10CO1、CO2预充电预充电0112/3/202215孔敏 Lab of CVPR of West AnHui University数字电路与逻辑设计6.1 6.1 半导体存储器半导体存储器写入信息时，字线为高电平，写入信息时，字线为高电平，VTVT导通，位线上的数据经过导通，位线上的数据经过VTVT存入存入C CS S。读出信息时，字线为高电平，读出信息时，字线为高电平，VTVT管导通，这时管导通，这时C CS S经经VTVT向向C CO O充电，使充电，使位线获得读出的信息。这是一种位线获得读出的信息。这是一种破坏

20、性读出破坏性读出。因此每次读出后，要对。因此每次读出后，要对该单元补充电荷进行该单元补充电荷进行刷新刷新，同时还需要高灵敏度读出放大器对读出信，同时还需要高灵敏度读出放大器对读出信号加以放大。号加以放大。单管动态单管动态MOSMOS存储单元存储单元字选线位线D(数据线)CO输出电容输出电容VTCS存储电容存储电容12/3/202216孔敏 Lab of CVPR of West AnHui University数字电路与逻辑设计6.1 6.1 半导体存储器半导体存储器四、存储器容量的扩展四、存储器容量的扩展位扩展可以用多片芯片位扩展可以用多片芯片并联并联的方式来实现。的方式来实现。各地址线、读

21、各地址线、读/写线、片选信号对应并联，写线、片选信号对应并联，各芯片的各芯片的I/OI/O口作为整个口作为整个RAMRAM输入输入/出数据端的一位。出数据端的一位。1.1.位扩展方式位扩展方式增加增加I/O端个数端个数用用102410241 1 位的位的RAMRAM扩展为扩展为102410248 8 位位RAMRAMA0A1 A9R/W CS10241RAMI/OA0A1 A9R/W CS10241RAMI/OA0A1 A9R/W CS10241RAMI/OI/O1I/O2I/O7A0A1A9R/WCS一一片片存存储储容容量量总总存存储储容容量量 N八片八片12/3/202217孔敏 Lab

22、of CVPR of West AnHui University数字电路与逻辑设计6.1 6.1 半导体存储器半导体存储器2.2.字扩展方式字扩展方式增加增加地址端个数地址端个数一一片片存存储储容容量量总总存存储储容容量量 N例：用例：用2562568 8 位的位的RAMRAM扩展为扩展为102410248 8 位位RAMRAM。分析：分析：N=4N=42562562 28 8，每片有，每片有8 8条地址线；条地址线；102410242 21010，需要，需要1010条地址线；条地址线；所以，需要增加所以，需要增加2 2条高位地址线来控制条高位地址线来控制4 4片分别工作，即需要一个片分别工作

23、，即需要一个2-42-4线译码器。线译码器。字扩展可以利用字扩展可以利用外加译码器控制芯片的片选外加译码器控制芯片的片选(CS)(CS)输入端输入端来实现。来实现。各片各片RAMRAM对应的数据线、读对应的数据线、读/写线对应并联；写线对应并联；低位地址线也并联接起来；低位地址线也并联接起来；要增加的高位地址线，通过译码器译码，将其输出分别接至要增加的高位地址线，通过译码器译码，将其输出分别接至各片的片选控制端。各片的片选控制端。12/3/202218孔敏 Lab of CVPR of West AnHui University数字电路与逻辑设计A0A1 A7R/W CS2568RAMI/O0

24、I/O7(1)A0A1 A7R/W CS2568RAMI/O0I/O7(2)A0A1 A7R/W CS2568RAMI/O0I/O7(3)A0A1 A7R/W CS2568RAMI/O0I/O7(4)A0A1A7R/WY0A8A924译码器Y1Y2Y3I/O0I/O7A0A16.1 6.1 半导体存储器半导体存储器用用2562568 8 位的位的RAMRAM扩展为扩展为102410248 8 位位RAMRAM的系统框图的系统框图12/3/202219孔敏 Lab of CVPR of West AnHui University数字电路与逻辑设计 自自2020世纪世纪6060年代以来，数字集成电

25、路已经历了从年代以来，数字集成电路已经历了从SSISSI、MSIMSI、LSILSI到到VLSIVLSI的发展过程。数字集成电路按照芯片设计的发展过程。数字集成电路按照芯片设计方法的不同大致可以分为三类：方法的不同大致可以分为三类：通用型中、通用型中、小规模集小规模集成电路；成电路；用软件组态的大规模、用软件组态的大规模、超大规模集成电路，超大规模集成电路，如微处理器、如微处理器、单片机等；单片机等；专用集成电路专用集成电路(ASIC-(ASIC-Application Specific Integrated Circuit)Application Specific Integrated Ci

26、rcuit)。ASICASIC是一种专门为某一应用领域或为专门用户需要是一种专门为某一应用领域或为专门用户需要而设计、制造的而设计、制造的LSILSI或或VLSIVLSI电路，它可以将某些专用电路或电路，它可以将某些专用电路或电子系统设计在一个芯片上，电子系统设计在一个芯片上，构成单片集成系统。构成单片集成系统。6.2 6.2 可编程逻辑器件基础可编程逻辑器件基础一、一、PLDPLD发展概况发展概况12/3/202220孔敏 Lab of CVPR of West AnHui University数字电路与逻辑设计1.PLD1.PLD连接的表示连接的表示6.2 6.2 可编程逻辑器件基础可编程

27、逻辑器件基础二、二、PLDPLD电路的表示方法电路的表示方法 PLDPLD的输入、反馈缓冲器都采用了互补输出结构。输出缓冲的输入、反馈缓冲器都采用了互补输出结构。输出缓冲器一般为三态输出缓冲器。器一般为三态输出缓冲器。2.2.缓冲器的表示缓冲器的表示ENAAAAA断开断开编程连接编程连接固定连接（硬连接）固定连接（硬连接）12/3/202221孔敏 Lab of CVPR of West AnHui University数字电路与逻辑设计3.3.与门及或门的表示与门及或门的表示6.2 6.2 可编程逻辑器件基础可编程逻辑器件基础1ABCYYA B CYA B C&ABCYYA B CABP1=

28、0P2=0P3=1与门的缺省状态与门的缺省状态“悬浮悬浮1”1”状态状态12/3/202222孔敏 Lab of CVPR of West AnHui University数字电路与逻辑设计与阵列与阵列Y1Y2或阵列或阵列AB与阵列与阵列 Y1Y2或阵列或阵列BB AA 4.4.与或阵列图与或阵列图6.2 6.2 可编程逻辑器件基础可编程逻辑器件基础 任一组合逻辑函数都可用任一组合逻辑函数都可用“与或与或”式表示，即任何组合式表示，即任何组合逻辑函数都可以用一个与门阵列与一个或门阵列来实现。逻辑函数都可以用一个与门阵列与一个或门阵列来实现。ABBAmBAYBABAmBAY),(),(),(),

29、(302121如：如：标准画法标准画法简化画法简化画法12/3/202223孔敏 Lab of CVPR of West AnHui University数字电路与逻辑设计输入电路与阵列或阵列输出电路输入项乘积项或项输出输入 低密度可编程逻辑器件的集成密度小于每片低密度可编程逻辑器件的集成密度小于每片700 700 个等个等效门，它主要包括效门，它主要包括PROMPROM、PLAPLA、PALPAL和和GALGAL四种器件。四种器件。6.3 6.3 低密度可编程逻辑器件低密度可编程逻辑器件PLDPLD基基本本结结构构类型类型 阵阵 列列 输输 出出 方方 式式 与与 或或 PROM PROM

30、PLA PLA PAL PAL GAL GAL 固定固定 可编程可编程 可编程可编程 可编程可编程 可编程可编程 可编程可编程 固定固定 固定固定 固定固定固定固定固定固定可编程可编程四种四种PLDPLD的结构特点的结构特点 12/3/202224孔敏 Lab of CVPR of West AnHui University数字电路与逻辑设计一、可编程只读存储器一、可编程只读存储器PROM PROM 6.3 6.3 低密度可编程逻辑器件低密度可编程逻辑器件与阵列与阵列(固定固定)D2D1D0或阵列或阵列(可编程可编程)A2A1A0完全译码阵列完全译码阵列实现组合逻辑函数：实现组合逻辑函数：将函

31、数写为将函数写为最小项之最小项之和和形式，将对应的与形式，将对应的与项或起来即可。项或起来即可。容量与门数容量与门数或门数或门数 2 2n nm m利用效率低。利用效率低。12/3/202225孔敏 Lab of CVPR of West AnHui University数字电路与逻辑设计6.3 6.3 低密度可编程逻辑器件低密度可编程逻辑器件例：试用例：试用PROMPROM实现实现4 4位二进制码到位二进制码到GrayGray码的转换。码的转换。转换真值表转换真值表与阵列与阵列或阵列或阵列A2A1A0A3D2D1D0D312/3/202226孔敏 Lab of CVPR of West An

32、Hui University数字电路与逻辑设计6.3 6.3 低密度可编程逻辑器件低密度可编程逻辑器件二、可编程逻辑阵列二、可编程逻辑阵列PLA PLA 与阵列与阵列(可编程可编程)A2A1A0D2D1D0或阵列或阵列(可编程可编程)实现实现组合组合逻辑函数：将逻辑函数：将函数化简为函数化简为最简与或式最简与或式，将对应的与项或起来即将对应的与项或起来即可。可。容量与门数容量与门数或门数或门数 制造工艺复杂。制造工艺复杂。12/3/202227孔敏 Lab of CVPR of West AnHui University数字电路与逻辑设计与与阵阵列列或或阵阵列列A3A2A1A0D3D2D1D0

33、6.3 6.3 低密度可编程逻辑器件低密度可编程逻辑器件例：试用例：试用PLAPLA实现实现4 4位二进制码到位二进制码到GrayGray码的转换。码的转换。01010121212323233AAAADAAAADAAAADAD 解：利用卡诺图化解：利用卡诺图化简得最简与或式：简得最简与或式：12/3/202228孔敏 Lab of CVPR of West AnHui University数字电路与逻辑设计时序型时序型PLA基本结构图基本结构图 6.3 6.3 低密度可编程逻辑器件低密度可编程逻辑器件 PLAPLA的与或阵列只能构成组合逻辑电路，若在的与或阵列只能构成组合逻辑电路，若在PLAP

34、LA中中加入触发器加入触发器则可构成时序型则可构成时序型PLAPLA，实现，实现时序逻辑电路时序逻辑电路。与阵列或阵列X1Xn触发器Z1ZmW1WlQkQ112/3/202229孔敏 Lab of CVPR of West AnHui University数字电路与逻辑设计1 1 1 0 0 0 0 1 01 0 0例：试用例：试用PLAPLA和和JKJK触发器实现触发器实现2 2位二进制可逆计数器。当位二进制可逆计数器。当X=0X=0时，进行加法计数；时，进行加法计数；X X=1=1时，进行减法计数。时，进行减法计数。6.3 6.3 低密度可编程逻辑器件低密度可编程逻辑器件解：解：X X为控

35、制信号，为控制信号，Y Y为进位（借位）输出信号。为进位（借位）输出信号。X/YQ2Q10011100/01/01/11/01/00/00/10/0010 0 0 0 0 1 0 1 00 1 1Y Q Q Q Q X1n1n nn 12121 0 0 1 0 11 1 01 1 10 1 0 1 0 0 1 1 00 0 1画状态图画状态图列状态转移表列状态转移表12/3/202230孔敏 Lab of CVPR of West AnHui University数字电路与逻辑设计求状态、驱动和输出方程求状态、驱动和输出方程6.3 6.3 低密度可编程逻辑器件低密度可编程逻辑器件 12 nQ的

36、的卡卡诺诺图图 X 00 01 11 10 0 0 1 0 1 1 1 0 1 0 nnQQ12 11 nQ的的卡卡诺诺图图 X 00 01 11 10 0 1 0 0 1 1 1 0 0 1 nnQQ12 Y的的卡卡诺诺图图 X 00 01 11 10 0 0 0 1 0 1 1 0 0 0 nnQQ12 n1n2n1n2n0n0n01n1n2n1n1n2n1n1n2n1n2n1n2n1n2n11n2QQXQQXYQ0Q1QQQXQQXQQXQX QXQQQXQQXQQXQ )()(比较得驱动方程：比较得驱动方程：nnQXQXKJKJ1122111 12/3/202231孔敏 Lab of

37、CVPR of West AnHui University数字电路与逻辑设计6.3 6.3 低密度可编程逻辑器件低密度可编程逻辑器件画阵列图画阵列图1JC11K1JC11KX1CPQ1Q2Y12/3/202232孔敏 Lab of CVPR of West AnHui University数字电路与逻辑设计6.3 6.3 低密度可编程逻辑器件低密度可编程逻辑器件三、可编程阵列逻辑三、可编程阵列逻辑PAL PAL A2A1A0D0D1D2或阵列或阵列（固定）（固定）与阵列与阵列（可编程）（可编程）实现实现组合组合逻辑函数：逻辑函数：将函数化简为将函数化简为最简与最简与或式或式，将对应的与项，将对

38、应的与项相或输出即可。相或输出即可。只能一次性编程。只能一次性编程。1.PAL1.PAL的应用的应用12/3/202233孔敏 Lab of CVPR of West AnHui University数字电路与逻辑设计6.3 6.3 低密度可编程逻辑器件低密度可编程逻辑器件例：试用例：试用PALPAL实现下列逻辑函数。实现下列逻辑函数。),(),(),(),(654321643221mCBAYmCBAYACCBBAYCABAY 21解：化简得最简与或式：解：化简得最简与或式：与阵列与阵列或阵列或阵列ABCY1 1Y2 212/3/202234孔敏 Lab of CVPR of West AnH

39、ui University数字电路与逻辑设计6.3 6.3 低密度可编程逻辑器件低密度可编程逻辑器件2.PAL2.PAL的四种输出结构的四种输出结构输入行OI专用输出结构专用输出结构 这种结构的输出端这种结构的输出端只能作输出用只能作输出用，不能作输入用。因电路中不含，不能作输入用。因电路中不含触发器，所以触发器，所以只能实现组合逻辑电路只能实现组合逻辑电路。输出端可以是或门、或非门，。输出端可以是或门、或非门，或者互补输出结构。或者互补输出结构。目前常用的产品有目前常用的产品有 PAL10PAL10H H8(108(10输入，输入，8 8输出，输出，高电平输出有效高电平输出有效)、PAL10

40、PAL10L L8 8、PAL16PAL16C C1(161(16输入，输入，1 1输出，输出，互补型输出互补型输出)等。等。12/3/202235孔敏 Lab of CVPR of West AnHui University数字电路与逻辑设计6.3 6.3 低密度可编程逻辑器件低密度可编程逻辑器件可编程可编程I/OI/O输出结构输出结构 这种结构的或门输出经过三态输出缓冲器，可这种结构的或门输出经过三态输出缓冲器，可直接送往输出直接送往输出，也，也可再经互补输出的缓冲器可再经互补输出的缓冲器反馈反馈到与阵列输入。即它到与阵列输入。即它既可作为输出用，既可作为输出用，也可作为输入用也可作为输入

41、用。用于。用于实现复杂的组合逻辑电路实现复杂的组合逻辑电路。目前常用的产品有目前常用的产品有 PAL16L8PAL16L8、PAL20L10PAL20L10等。等。II/OOE当当OE=0时，三态输出呈高阻态，时，三态输出呈高阻态，I/O引脚作输入使用；引脚作输入使用；当当OE=1时，三态门选通，时，三态门选通，I/O引脚作输出使用。引脚作输出使用。12/3/202236孔敏 Lab of CVPR of West AnHui University数字电路与逻辑设计6.3 6.3 低密度可编程逻辑器件低密度可编程逻辑器件寄存器输出结构寄存器输出结构 这种结构的输出端有一这种结构的输出端有一D触

42、发器。在时钟的上升沿先将或门输出触发器。在时钟的上升沿先将或门输出寄存在寄存在D触发器的触发器的Q端，当使能信号端，当使能信号OE有效时，有效时，Q端的信号经三态缓端的信号经三态缓冲器反相后输出，输出为低电平有效。触发器的冲器反相后输出，输出为低电平有效。触发器的Q输出还可以通过缓输出还可以通过缓冲器反馈送至与阵列的输入端。冲器反馈送至与阵列的输入端。因而这种结构的因而这种结构的PAL能记忆原来的状能记忆原来的状态，态，实现时序逻辑电路实现时序逻辑电路。目前常用的产品有目前常用的产品有 PAL16PAL16R R4 4、PAL16R8(PAL16R8(R R表示寄存器输出型表示寄存器输出型)等

43、。等。IQQ1DQ时钟OEC112/3/202237孔敏 Lab of CVPR of West AnHui University数字电路与逻辑设计IQQ1D时钟OEQC1YQ6.3 6.3 低密度可编程逻辑器件低密度可编程逻辑器件异或输出结构异或输出结构 这种结构的输出部分有两个或门，它们的输出经这种结构的输出部分有两个或门，它们的输出经异或门异或门进行异或进行异或运算后再经运算后再经D触发器和三态缓冲器输出。这种结构不仅便于对与触发器和三态缓冲器输出。这种结构不仅便于对与或或逻辑阵列输出的逻辑阵列输出的函数求反函数求反，还可以实现对寄存器状态进行，还可以实现对寄存器状态进行保持操作保持操作

44、。目前常用的产品有目前常用的产品有 PAL20PAL20X X4 4、PAL20PAL20X X8(8(X X表示异或输出型表示异或输出型)等。等。QIQIQIY 保持保持 QY I 0求反求反 QY I 112/3/202238孔敏 Lab of CVPR of West AnHui University数字电路与逻辑设计 GAL是在是在PAL的基础上发展起来的，具有和的基础上发展起来的，具有和PAL相同的与或阵相同的与或阵列，即可编程的与阵列和固定的或阵列。不同的是它采用了电擦除、列，即可编程的与阵列和固定的或阵列。不同的是它采用了电擦除、电可编程的电可编程的E2PROM工艺制作工艺制作，

45、可以用电信号擦除并反复编程，可以用电信号擦除并反复编程上百上百次次。GAL器件的输出端设置了可编程的器件的输出端设置了可编程的输出逻辑宏单元输出逻辑宏单元OLMC（Output Logic Macro Cell），通过编程可以将），通过编程可以将OLMC设置成不同设置成不同的输出方式。这样同一型号的的输出方式。这样同一型号的GAL器件可以实现器件可以实现PAL器件所有的各器件所有的各种输出电路工作模式，即取代了大部分种输出电路工作模式，即取代了大部分PAL器件，器件，因此称为因此称为通用可通用可编程逻辑器件编程逻辑器件。GAL器件分两大类：一类为普通型器件分两大类：一类为普通型GAL，其与或阵

46、列结构与其与或阵列结构与PAL相似，如相似，如GAL16V8（V表示输出方式可变表示输出方式可变）、）、GAL20V8、ispGAL16Z8都属于这一类；另一类为新型都属于这一类；另一类为新型GAL，其与或阵列均可其与或阵列均可编程，编程，与与PLA结构相似，主要有结构相似，主要有GAL39V8。6.3 6.3 低密度可编程逻辑器件低密度可编程逻辑器件四、通用阵列逻辑四、通用阵列逻辑GAL GAL 12/3/202239孔敏 Lab of CVPR of West AnHui University数字电路与逻辑设计优点：优点：采用电擦除工艺和高速编程方法，使编程改写变得方便、采用电擦除工艺和高

47、速编程方法，使编程改写变得方便、快速，整个芯片改写只需数秒钟，一片可改写快速，整个芯片改写只需数秒钟，一片可改写 100 100 次以上。次以上。采用采用E E2 2CMOSCMOS工艺，保证了工艺，保证了GALGAL的高速度和低功耗。存取速的高速度和低功耗。存取速度为度为 121240 ns40 ns，功耗仅为双极性功耗仅为双极性PALPAL器件的器件的1/21/2或或1/41/4，编程数，编程数据可保存据可保存 2020年以上。年以上。采用可编程的输出逻辑宏单元采用可编程的输出逻辑宏单元(OLMC)(OLMC)，使其具有极大的灵使其具有极大的灵活性和通用性。活性和通用性。可预置和加电复位所

48、有寄存器，具有可预置和加电复位所有寄存器，具有100%100%的功能可测试性。的功能可测试性。备有加密单元，可防止他人非法抄袭设计电路。备有加密单元，可防止他人非法抄袭设计电路。6.3 6.3 低密度可编程逻辑器件低密度可编程逻辑器件GAL器件的特点器件的特点12/3/202240孔敏 Lab of CVPR of West AnHui University数字电路与逻辑设计缺点：缺点：GALGAL和和PALPAL一样都属于低密度一样都属于低密度PLDPLD，其共同缺点是规模小，其共同缺点是规模小，每片相当于几十个等效门电路，只能代替每片相当于几十个等效门电路，只能代替 2 24 4片片MSI

49、MSI器件，远器件，远达不到达不到LSILSI和和VLSIVLSI专用集成电路的要求。专用集成电路的要求。另外，另外，GALGAL在使用中还有许多局限性，如一般在使用中还有许多局限性，如一般GALGAL只能用于只能用于同步时序电路，各同步时序电路，各OLMCOLMC中的触发器只能同时置位或清中的触发器只能同时置位或清0 0，每个，每个OLMCOLMC中的触发器和或门还不能充分发挥其作用，且应用灵活性中的触发器和或门还不能充分发挥其作用，且应用灵活性差等。这些不足之处，都在高密度差等。这些不足之处，都在高密度PLDPLD中得到了较好的解决。中得到了较好的解决。6.3 6.3 低密度可编程逻辑器件

50、低密度可编程逻辑器件12/3/202241孔敏 Lab of CVPR of West AnHui University数字电路与逻辑设计1.阵列扩展型高密度可编程逻辑器件阵列扩展型高密度可编程逻辑器件 6.4 6.4 高密度可编程逻辑器件高密度可编程逻辑器件 高密度可编程逻辑器件的集成密度大于每片高密度可编程逻辑器件的集成密度大于每片10001000个等个等效门，它主要包括效门，它主要包括EPLDEPLD、CPLDCPLD和和FPGAFPGA三种。三种。阵列扩展型阵列扩展型HDPLDHDPLD包括包括EPLDEPLD和和CPLDCPLD，它们是在，它们是在PALPAL、GALGAL结构结构的