数字系统设计1课件.ppt

1、PATHPULSE$nSpecparam可以在specify block中使用控制脉冲传播。脉冲在模块的输出上有两个比通过模块输出延迟短的预定跳变。n缺省情况下，脉冲会被模拟器滤掉；这意味着只有长于延迟的跳变才会通过模块传输。这种效果叫做惯性延迟。PATHPULSE$可以改变缺省的行为方式。n还可以用于指定促使输出出现x的脉冲宽度范围。路径脉冲控制n使用PATHPULSE$控制模块路径脉冲保持。nSyntax:PATHPULSE$=(reject_limit,error_limit);PATHPULSE$Input$Output=(reject_limit,error_limit);Limit

2、=ConstantMinTypMaxExpressionn如果error limit 没给出，则它与reject limit相同。n短于reject limit的脉冲将不被传输到输出。n比reject limit长但是比error limit短的脉冲会被当做1bX传输。n比error limit长的脉冲则正常传输。nPATHPULSE$input$output specparam优先于 普通的同一模块中的PATHPULSE$specparam 起作用。specify(en=q)=12;(data=q)=10;(clr,pre*q)=4;specparamPATHPULSE$=3,PATHPUL

3、SE$en$q=(2,9),PATHPULSE$clr$q=1;endspecify定时校验任务n定时检查用于校验设计的定时。n定时检查完成以下功能：n测定两个事件之间的共用时间。n比较共用时间和指定的时间限制。1.如果共用时间超指定的时间限制报告时间冲突。（冲突被当作warning报告并不影响模块输出。）nVerilog执行的时间检查有：n建立n保持n脉冲宽度n时钟周期n倾斜n恢复定时校验任务n$holdn$nochangen$periodn$recoveryn$setupn$setupholdn$skewn$width$setupn$setup(DataEvent,ReferenceEve

4、nt,Limit，Notifier);n如果(time_of_reference_event-time_of_data_event)limit则报告时序冲突（timing violation）；n系统调用实例如下：n$setup(data,posedge clk,4);$holdn$hold(ReferenceEvent,DataEvent,Limit,Notifier);n如果(time_of_data_event-time_of_reference_event)limit，n则报数据保持时间时序冲突。n例如：n$hold(posedge clk,data,3);$setupholdn系统任

5、务$setuphold是$setup和$hold任务的结合:n$setuphold(ReferenceEvent,DataEvent,SetupLimit,HoldLimit,Notifier);n实例：n$setuphold(posedge clk,data,4,3);$widthn$width(ReferenceEvent,Limit,Threshold,Notifier);n则检查信号的脉冲宽度限制，如果threshold (time_of_data_event-time_of_reference_event)limit则报告信号上出现脉冲宽度不够宽的时序错误。n数据事件来源于基准事件：

6、它是带有相反边沿的基准事件，例如：n$width(negedge Ck,10,0.3);$periodn$period(ReferenceEvent,Limit,Notifier);n检查信号的周期，若(time_of_data_event-time_of_reference_event)limit则报告信号之间出现时序偏斜太大的错误。如果data_event的时间等于reference_event的时间，则不报出错。$recoveryn$recovery(ReferenceEvent,DataEvent,Limit,Notifier);n主要检查时序状态元件（触发器、锁存器、RAM和ROM等

7、）的时钟信号与相应的置/复位信号之间的时序约束关系，若(time_of_data_event-time_of_reference_event)EventName;Trigger the eventnEvent声明可以出现在以下位置：nmodule-endmodulenbegin:Label-endnfork:Label-joinntask-endtasknfunction-endfunction命名事件module add_mult(out,a,b);input 2:0a,b;output 3:0out;reg 3:0out;event add,mult;/define eventsalway

8、s(a or b)if(ab)-add;/trigger event else-mult;/trigger eventalways(add)/respond to an event triggerout=a+b;always(mult)/respond to an event triggerout=a*b;endmodulenEvents没有值或者延迟，是简单的事件触发语句触发的事件，并且有边沿敏感定时控制检测。n命名事件在测试和系统级建模时，同一module 中两个always块之间或者层次化中不同module之间通讯是很有用的。n不可综合。层次路径名nVerilog HDl中的标识符具有一个唯一的层次路径名。层次路径名通过由句点（.）隔开的名字组成。新层次由以下定义：1)模块实例化2)任务定义3)函数定义4)命名程序块n所有的nets,registers,events,parameters,tasks和functions都可以通过层次名从block外访问。n数据不仅可读，而且可以通过路径名更新任何层次中的数据项的值。n较低层模块能够通过使用模块实例名限定变量引用高层(称为向上引用)或低层(称为向下引用)模块。