第五章-时序逻辑电路的概念与原理及实际应用课件.ppt

1、第第5 5章章 时序逻辑电路时序逻辑电路第第5 5章章 时序逻辑电路时序逻辑电路5.1 5.1 概概 述述5.1.1 5.1.1 时序逻辑电路的特点时序逻辑电路的特点 从时序逻辑电路的特点可知，因为时序逻辑电路能将电路的状态存储起来，所以时序逻辑电路一般由组合电路和存储电路两部分构成，如图5.1所示。第第5 5章章 时序逻辑电路时序逻辑电路图5.1 时序逻辑电路的结构框图第第5 5章章 时序逻辑电路时序逻辑电路5.1.2 5.1.2 时序逻辑电路的表示方法时序逻辑电路的表示方法 时序逻辑电路的逻辑功能可用逻辑函数式、状态转换表、状态转换图及时序图等方法表示，这些表示方法在本质上是相同的，可以相

2、互转换。时序逻辑电路的逻辑函数式包括时序逻辑电路输出信号的逻辑表达式，称为输出方程；各个触发器输入端信号的逻辑表达式，称为驱动方程；各个触发器次态输出的逻辑表达式，称为输出方程。第第5 5章章 时序逻辑电路时序逻辑电路5.1.3 5.1.3 时序逻辑电路的分类时序逻辑电路的分类 触发器按触发脉冲输入方式的不同，时序电路可分为同步时序电路和异步时序电路。同步时序电路是指各触发器状态的变化受同一个时钟脉冲控制；而异步时序电路中，时钟脉冲只触发部分触发器，其余触发器则是由电路内部信号触发的。按照逻辑功能划分，时序逻辑电路有计数器、寄存器、顺序脉冲发生器等；按能否编程划分，有可编程和不能编程时序逻辑电

3、路之分；按使用的开关元件类型划分，又有TTL时序电路和CMOS时序电路之分。第第5 5章章 时序逻辑电路时序逻辑电路5.2 5.2 时序电路的分析方法时序电路的分析方法5.2.1 5.2.1 基本分析步骤基本分析步骤 分析时序电路的目的是确定已知电路的逻辑功能和工作特点。具体步骤如下。1.写相关方程式 根据给定的逻辑电路图写出电路中各个触发器的时钟方程、驱动方程、状态方程和输出方程等。第第5 5章章 时序逻辑电路时序逻辑电路1)时钟方程 时序电路中各个触发器CP脉冲的逻辑关系。2)驱动方程 时序电路中各个触发器的输入信号之间的逻辑关系。3)状态方程 将驱动方程代入相应触发器的特性方程中，便得到

4、该触发器的状态方程，时序逻辑电路的状态方程由各触发器次态的逻辑表达式组成。4)输出方程 时序电路的输出逻辑表达式，通常为现态和输入信号的函数。若无输出时此方程可省略。第第5 5章章 时序逻辑电路时序逻辑电路2.求出对应状态值 1)列状态表将电路输入信号和触发器现态的所有取值组合代入相应的状态方程，求得相应触发器的次态，列表得出。2)画状态图反映时序电路状态转换规律及相应输入、输出信号取值情况的几何图形。3)画时序图反映输入、输出信号及各触发器状态的取值在时间上对应关系的波形图。第第5 5章章 时序逻辑电路时序逻辑电路3.总结归纳上述分析结果，确定时序电路的功能。第第5 5章章 时序逻辑电路时序

5、逻辑电路5.2.2 5.2.2 分析举例分析举例【例【例5-15-1】试分析图5.2所示电路的逻辑功能，并画出状态转换图和时序图。由图5.2所示电路可以看出，时钟脉冲CP加在每个触发器的时钟脉冲输入端上。因此，它是一个同步时序逻辑电路。解：解：(1)写方程式。输出方程：2nYQ(5-1)第第5 5章章 时序逻辑电路时序逻辑电路图5.2 例5-1电路第第5 5章章 时序逻辑电路时序逻辑电路驱动方程:020110201211nnnnJQKJKQJQ QK，第第5 5章章 时序逻辑电路时序逻辑电路100000200201111110101122222012001211nnnnnnnnnnnnnnnn

6、nnnnnnnnnQJ QK QQ QQQ QQJ QK QQ QQ QQJ QK QQ Q QQQ Q Q(5-3)状态方程：将驱动方程式代入JK触发器的特性方程便得电路的状态方程为:11nnnQJQKQ第第5 5章章 时序逻辑电路时序逻辑电路0Y 设电路的原态为 ，代入式(5-1)和式(5-2)中进行计算后得 和 ，这说明输入第1个计数脉冲后，电路的状态由000翻到001，然后再将001当作原态，即 ，代入上述两式中进行计算后得 和 ，即输入第2个CP脉冲后，电路状态由001翻到010。以此类推，可求得如表5.1所示的状态转换真值表。210000nnnQ Q Q0Y 111210001nn

7、nQQQ210001nnnQ Q Q111210010nnnQQQ(2)列状态转换真值表。第第5 5章章 时序逻辑电路时序逻辑电路 2个CP脉冲后，电路状态由001翻到010。以此类推，可求得如表5.1所示的状态转换真值表。第第5 5章章 时序逻辑电路时序逻辑电路(3)功能说明。由表5.1可以看出。图5.2所示电路在输入第5个计数脉冲CP后，返回原来的状态，同时输出端 输出一个进位脉冲。因此，图5.2所示电路为同步五进制计算器。(4)画状态转换图和时序图。根据表5.1可画出图5.3(a)所示的状态转换图。图中的圆圈内表示电路的一个状态，即3个触发器的状态，箭头表示电路状态的转换方向。Y为输出值

8、。图5.3(b)所示为根据表5.1画出的时序图。第第5 5章章 时序逻辑电路时序逻辑电路(a)状态转换图 (b)时序图 图5.3 例5-1解图第第5 5章章 时序逻辑电路时序逻辑电路 计数器按照CP脉冲的输入方式可分为同步计数器和异步计数器；计数器按照计数规律可分为加法计数器、减法计数器和可逆计数器；计数器按照计数的进制可分为二进制计数器()和非二进制计数器()，其中，代表计数器的进制数，代表计数器中触发器的个数。NnNnNn5.3 5.3 计数器计数器第第5 5章章 时序逻辑电路时序逻辑电路5.3.1 5.3.1 同步计数器同步计数器1.同步二进制计数器1)同步二进制加法计数器 图5.4所示

9、为由JK触发器组成的4位同步二进制加法计数器，下降沿触发。下面分析它的工作原理。第第5 5章章 时序逻辑电路时序逻辑电路（1）写相关方程式。驱动方程为:第第5 5章章 时序逻辑电路时序逻辑电路图5.4 同步二进制计数器第第5 5章章 时序逻辑电路时序逻辑电路状态方程：将驱动方程代入JK触发器的状态方程便得到电路的状态方程为：第第5 5章章 时序逻辑电路时序逻辑电路(3)画出状态转换图(见图5.5)和时序图(见图5.6)。设电路的原态为 ，代入式(5-5)得到 ，这说明输入第一个计数脉冲后，电路的状态由0000翻转到0001。然后再将0001当作现态，及 ，代入式(5-5)得到 ，即输入第二个脉

10、冲CP后，电路的状态由0001翻转到0010。其余类推。由此可求得表5.2所示的状态转换真值表。32100000nnnnQ Q Q Q111132100001nnnnQQQQ32100001nnnnQ Q Q Q111132100010nnnnQQQQ(2)求出对应状态值，列状态转换真值表。第第5 5章章 时序逻辑电路时序逻辑电路第第5 5章章 时序逻辑电路时序逻辑电路图5.5 4位同步二进制计数器的状态转换图第第5 5章章 时序逻辑电路时序逻辑电路图5.6 4位同步二进制计数器的时序图第第5 5章章 时序逻辑电路时序逻辑电路 归纳分析结果，确定该时序电路的逻辑功能。从时钟方程可知该电路是同步

11、时序电路。从状态图可知，随着CP脉冲的递增，触发器输出 值是递增的，且经过16个CP脉冲完成一个循环过程。第第5 5章章 时序逻辑电路时序逻辑电路74LS161是一种同步4位二进制加法集成计数器。其管脚的排列如图5.7所示，图中 为同步置数控制端，为异步置零控制端，和 为计数控制端，为并行数据输入端，为输出端，CO为进位输出端。LDCRPCTTCT0D3D0Q3Q第第5 5章章 时序逻辑电路时序逻辑电路图5.7 74LS161管脚排列第第5 5章章 时序逻辑电路时序逻辑电路74LS161逻辑功能如表5.3所示。第第5 5章章 时序逻辑电路时序逻辑电路当复位端 时，输出 全为零，实现异步清除功能

12、(又称复位功能)。当 =1，预置控制端 =0，在输入时钟脉冲CP上升沿的作用下，实现同步预置数功能。当 且 时，输出 保持不变。当 时，在输入时钟脉冲CP上升沿的作用下，计数器才开始加法计数，实现计数功能。CR03210nnnnQ Q Q QCRLD3210Q Q QQ 3210D D D DCRLD1PTCTCT03210Q Q QQPTCRLDCTCT1第第5 5章章 时序逻辑电路时序逻辑电路2.同步十进制计数器1)同步十进制加法计数器 图5.8所示为同步十进制加法计数器的逻辑电路。由图5.8可知，组成该计数器的是4个下降沿触发的JK触发器。由于各个触发器的时钟脉冲信号都统一连接在CP上，

13、所以这是一个同步计数器。输出方程为：3210nnnnCQ Q Q Q001JK001JK10nKQ2201nnJKQ Q3012nnnJQ Q Q30nKQ驱动方程为：第第5 5章章 时序逻辑电路时序逻辑电路根据以上状态方程，列出该计数器的状态表，如表5.4所示。将以上驱动方程代入JK触发器的特性方程 ，得状态方程为：1nnnQJQKQ122222012012nnnnnnnnnQJ QK QQ Q QQ Q Q133333012303nnnnnnnnnQJ QK QQ Q Q QQ Q122222102102nnnnnnnnnQJ QK QQ Q QQ Q Q133333210303nnnnn

14、nnnnQJ QK QQ Q Q QQ Q第第5 5章章 时序逻辑电路时序逻辑电路图5.8 同步十进制加法计数器第第5 5章章 时序逻辑电路时序逻辑电路第第5 5章章 时序逻辑电路时序逻辑电路根据状态表画出该计数器的状态图，如图5.9所示。图5.9 同步十进制加法计数器的状态图第第5 5章章 时序逻辑电路时序逻辑电路 由图5.9所示的状态图可以看出，该计数器的有效状态为00001001，共有10个，在有效状态内计数器是按照8421码进行加法计数的。从图5.9还可以看出，10101111这6个状态为无效状态，并且从任意一个无效状态开始，都能回到有效状态，所以电路具有自启动能力。图5.10所示为图

15、5.8的同步十进制加法计数器的时序图。从初始状态0000开始，经过9个有效的CP脉冲(下降沿)后，计数器返回到原来的状态，并且输出C为1，在第10个CP下降沿到来后，输出C由1变为0。可以利用C的这一下降沿作为向高位计数器的进位信号。第第5 5章章 时序逻辑电路时序逻辑电路图5.10 同步十进制加法计数器的时序图第第5 5章章 时序逻辑电路时序逻辑电路2)集成同步二进制计数器74LS160 74LS160是一种同步十进制加法集成计数器。其管脚排列和功能与74LS161相同，如图5.9及表5.4所示。所不同的仅在于74LS160是十进制计数器，而74LS161是十六进制计数器。第第5 5章章 时

16、序逻辑电路时序逻辑电路3.同步任意进制计数器 常见的计数器芯片在计数进制上只做成应用较广的几种类型，如十进制、十六进制、7位二进制、12位二进制、14位二进制等。在需要其他任意一种进制的计数器时，只能用已有的计数器产品经外电路的连接方式得到。第第5 5章章 时序逻辑电路时序逻辑电路假定已有的是 进制计数器，而需要得到M进制计数器。分为MN两种情况考虑。1)当MN时在 进制计数器的顺序计数过程中，若设法使之跳跃N-M个状态，就可以得到 进制计数器。(1)直接清零法。直接清零法是利用芯片的复位端 和“与非”门，将 所对应的输出二进制代码中等于1的输出端，通过“与非”门反馈到集成芯片的复位端 ，使输

17、出回零。设N进制计数器，当它从全0状态S0开始计数并接收了M个计数脉冲以后，电路进入SM状态。当电路一进入SM状态，则立即产生一个置零信号加到计数器的置零输入端，则计数器将返回S0状态(该过程为非常短的瞬间，且其中不需要CRCR第第5 5章章 时序逻辑电路时序逻辑电路 信号脉冲，故SM 不在M进制计数器的循环状态中)，这样就可以跳过 N-M 个状态而得到M进制计数器了，置零法状态图如图5.11所示。图5.11 置零法状态图第第5 5章章 时序逻辑电路时序逻辑电路例如，用74LS161芯片构成十进制计数器，令 ，因为N=10，其对应的二进制代码为1010，将输出端 和 通过“与非”门接至74LS

18、161的复位端 ，电路如图5.12所示，实现N值反馈清零法。该方法适用于有置零输入端的计数器。PTCRLDCTCT13Q1QCR第第5 5章章 时序逻辑电路时序逻辑电路当 时，计数器输出复位清零。因 ，故由0变1时，计数器开始加法计数。当第10个CP脉冲输入时，“与非”门的输出为0，即 ，使计数器复位清零，“与非”门的输出变为0，即 时，计数器又开始重新计数。极短的瞬间，且不需要脉冲信号，因此1010不在循环状态中。CR031CRQ Q32101010Q Q Q Q CR0CR0第第5 5章章 时序逻辑电路时序逻辑电路图5.12 直接清零法构成十进制计数器第第5 5章章 时序逻辑电路时序逻辑电

19、路 (b)计数过程(即状态图)图5.12 直接清零法构成十进制计数器(续)第第5 5章章 时序逻辑电路时序逻辑电路(2)预置数法。而预置数法利用的是芯片的预置控制端 和预置输入端 ，因是同步预置数端，所以只能采用N-1值反馈法。N进制同步式预制数计数器，当它从全0状态S0开始计数接收到i+1个计数脉冲时，电路进入Si状态。一进入Si状态，则电路立即处于预置数状态(LD=0)，待下一个CP脉冲信号到来时，计数器才将状态转变为Sj状态(故Si在 进制计数器的循环状态中)，随后计数器电路继续循环下去。这样就可以跳过N-M个状态而得到 进制计数器，预置数法状态图如图5.13所示。该方法适用于有预制数功

20、能的计数器。LD3210D D D D第第5 5章章 时序逻辑电路时序逻辑电路图5.13 预置数法状态图第第5 5章章 时序逻辑电路时序逻辑电路LD 例如，图5.14(a)所示的七进制计数器，先将 ，再令预置输入端 (即预置数0)，以此为初态进行计数，从0000到0110共有7种状态，将输出端 、通过“与非”门接至74LS161的复位端 ，电路如图5.14(a)所示。若 ，当CP脉冲上升沿(CP)到来时，计数器输出状态进行同步预置，使 ，随即 ，计数器开始随外部输入的CP脉冲重新计数，计数过程如图5.14(b)所示。PTCRCTCT132100000D D D D 2Q1Q21LD0Q Q32

21、1032100000Q Q QQD D D D2LD0Q Q第第5 5章章 时序逻辑电路时序逻辑电路(a)构成电路第第5 5章章 时序逻辑电路时序逻辑电路 (b)计数过程(即状态图)图5.14 预置数法构成七进制计数器(同步预置)第第5 5章章 时序逻辑电路时序逻辑电路2)的情况 当所要设计的计数器的计数容量M大于已有计数器的计数容量时，必须将多片N进制计数器连接起来，才能构成M进制计数器。根据不同的情况，各片之间的连接可采用串行进位方式、并行进位方式、整体复位方式和整体置数方式。当M能分解成 和 的乘积时，首先将两片N进制的计数器分别设计成 和 进制计数器，采用串行进位和并行进位的方式将 和

22、 进制计数器连接起来，构成M进制计数器。MN1N2N1N2N1N2N第第5 5章章 时序逻辑电路时序逻辑电路图5.15 两片74LS160串行进位构成的一百进制计数器(1)串行进位方式。以低位片的进位输出信号作为高位片的时钟输入信号。图5.15所示为用两片同步十进制计数器接成一百进制计数器。第第5 5章章 时序逻辑电路时序逻辑电路 两片计数器都工作在计数状态。低位片每计到9(1001)时，CO端输出变为高电平，高位片的CP由1跳变为0(下降沿)，当下一个计数脉冲到达时，低位片的CO端变为0，高位片的CP由0跳变为1(上升沿)，此时，高位片计数增加1。第第5 5章章 时序逻辑电路时序逻辑电路(2

23、)并行进位方式。以低位片的进位输出信号作为高位片的工作状态控制信号。两片的CP输入端同时接计数输入信号。图5.16所示为用两片同步十进制计数器接成一百进制计数器。第第5 5章章 时序逻辑电路时序逻辑电路图5.16 两片74LS160并行进位构成的一百进制计数器第第5 5章章 时序逻辑电路时序逻辑电路 每当低位片计到9(1001)时，CO端输出变为1，高位片的 和 即为1，当下一个计数脉冲到达时，高位片为计数状态，此时，高位片计数增加1。而低位片变为0(0000)状态，其C端变为0，高位片计数状态消失。当M不能分解成 和 的乘积时，必须采用整体复位和整体置数的方式。首先将两片N进制计数器接成 进

24、制的计数器，然后用整体复位法或整体置数法接成M进制计数器。TCTPCT1N2NNN第第5 5章章 时序逻辑电路时序逻辑电路(3)整体复位方式。例如，用74LS161设计一个一百六十三进制计数器。接线如图5.17所示。第第5 5章章 时序逻辑电路时序逻辑电路图5.17 两片74LS161整体复位法构成的一百六十三进制计数器第第5 5章章 时序逻辑电路时序逻辑电路(4)整体置数方式。例如，用74LS161设计一个一百六十三进制计数器，预置数为5。同样先接成二百五十六进制，这时预置数可有256种选择！比如选择计数循环为S5S167，由于74LS161采用同步预置数方式(167-5+1)=163，应以

25、10100111(状态S167)译码作为预置数信号，预置的数为00000101(状态S5)。接线如图5.18所示。第第5 5章章 时序逻辑电路时序逻辑电路图5.18 两片74LS161整体置数法构成的一百六十三进制计数器第第5 5章章 时序逻辑电路时序逻辑电路5.3.2 5.3.2 异步计数器异步计数器 异步3位二进制计数器电路如图5.19所示。图5.19 异步3位二进制计数器第第5 5章章 时序逻辑电路时序逻辑电路分析步骤如下：(1)写相关方程式。时钟方程：驱动方程：(2)求各个触发器的状态方程。JK触发器特性方程0CPCP10CPQ21CPQ001JK111JK221JK1(CP)nnnQ

26、JQKQ第第5 5章章 时序逻辑电路时序逻辑电路(3)求出对应状态值，如表5.5所示。将对应驱动方程式分别代入特性方程式，进行化简变换可得状态方程为:1000000(CP)nnnnQJ QK QQ11111100()nnnnQJ QK QQQ12222220()nnnnQJ QK QQQ第第5 5章章 时序逻辑电路时序逻辑电路第第5 5章章 时序逻辑电路时序逻辑电路(4)画出状态图和时序图，如图5.20所示。(a)状态图 (b)时序图图5.20 异步3位二进制计数器状态图和时序图第第5 5章章 时序逻辑电路时序逻辑电路由时钟方程可知该电路是异步时序电路。从状态图可知随着CP脉冲的递增,触发器输

27、出 值是递增的，经过8个CP脉冲完成一个循环过程。210Q QQ(5)归纳分析结果，确定该时序电路的逻辑功能。综上所述，此电路是异步3位二进制(或一位八进制)加法计数器。第第5 5章章 时序逻辑电路时序逻辑电路1.集成异步计数器芯片74LS290 图5.21(a)所示为74LS290的电路结构框图，由图5.21可看出，74LS290由一个一位二进制计数器和一个五进制计数器两部分组成，图5.21(b)所示为74LS290的逻辑功能图。图中 和 为置0输入端，和 为置9输入端，表5.6所示为其功能表。0AR0BR9AS9BS5.3.3 集成异步计数器集成异步计数器第第5 5章章 时序逻辑电路时序逻

28、辑电路(a)结构框图 (b)逻辑功能图 图5.21 74LS290结构框图和逻辑功能图第第5 5章章 时序逻辑电路时序逻辑电路第第5 5章章 时序逻辑电路时序逻辑电路 由表5.6可以看出，当复位输入 ，且置位输入 时，74LS290的输出被直接置零；只要置位输入 ，则74LS290的输出将被直接置9，即 ；只有同时满足 和 时，才能在计数脉冲(下降沿)作用下实现二-五-十进制加法计数。0A0B1RR9A9B0SS9A9B1SS32101001Q Q QQ 9A9B0SS0A0B0RR第第5 5章章 时序逻辑电路时序逻辑电路如果计数脉冲由端 输入，输出由 端引出，即得二进制计数器。如果计数脉冲由

29、 端输入，输出由 引出，即是五进制计数器。如果将 与CP1相连，计数脉冲由 输入，输出由 引出，即得8421码异步十进制加法计数器。如果将 与 相连，计数脉冲由 输入，输出由 引出，即得5421码异步十进制加法计数器。因此，又称此电路为二-五-十进制计数器。0CP0Q1CP321Q Q Q0Q0CP3210Q Q QQ3Q0CP1CP0123Q QQ Q第第5 5章章 时序逻辑电路时序逻辑电路2.利用异步置0功能获得N进制计数器主要步骤如下：(1)写出状态 的二进制代码。(2)求归零逻辑，即求异步清零端或置数端信号的逻辑表达式。(3)根据归零逻辑画连线图。NS第第5 5章章 时序逻辑电路时序逻

30、辑电路解：解：写出 的二进制代码：。写出反馈归零函数。由于74LS290的异步置0信号为高电平1，因此，只有在 和 同时为高电平1时，计数器才能被置0，所以，反馈归零函数 。画连线图。由上式可知，要实现六进制计数器，应将 和 分别接 和 ，同时将 和 接0。由于计数容量为6，大于5，还应将 和 相连，连线如图5.23所示。用同样的方法，也可将74LS290构成九进制计数器，电路如图5.22(b)所示。6S60110S 0AR0BR0A0B21RRQ Q0AR0BR2Q1Q9AS9BS0Q1CP【例【例5-2】试用一片74LS290集成计数器构成六进制计数器。第第5 5章章 时序逻辑电路时序逻辑

31、电路(a)六进制计数器 (b)九进制计数器 图5.22 74LS290构成的六进制计数器和九进制计数器第第5 5章章 时序逻辑电路时序逻辑电路 构成计数器的进制数与需要使用的芯片片数相适应。例如，用74LS290芯片构成二十四进制计数器，N=24，就需要两片74LS290；先将每块74LS290均连接成8421码十进制计数器，将低位的芯片输出端和高位芯片输入端相连，采用直接清零法实现二十四进制。需要注意的是，其中的“与”门的输出要同时送到每块芯片的置0端 ，实现电路如图5.23所示。0AR0BR第第5 5章章 时序逻辑电路时序逻辑电路图5.23 74LS290构成的8421 BCD码二十四进制

32、计数器第第5 5章章 时序逻辑电路时序逻辑电路5.3.4 5.3.4 课题与实训：课题与实训：N N 进制计数功能测试进制计数功能测试1.实训任务(1)进制计数电路的含义及实现的主要方法。(2)反馈复位和反馈置数配合门电路实现 进制计数器。2.实训要求(1)利用反馈复位实现七进制计数器。(2)利用反馈复位法实现二十四进制计数器。(3)利用反馈置数法实现二十六进制计数器。3.实训设备及元器件(1)数字万用表、直流稳压电源、数字电子技术学习机。(2)实验电路板(面包板)，74LS196两片，CD4511两片，共阴极数码管两片，74LS20一片。(3)74LS00(1个)第第5 5章章 时序逻辑电路

33、时序逻辑电路4.测试内容(1)反馈复位实现七进制计数器，图5.24所示为用74LS196二-五-十进制实现七进制计数器的电路。利用计数值达到 时，通过74LS20四输入“与非”门(只用其中的3个输入端，闲置输入端可不接或者接高电平)将 全1出0反馈送到 ，作为清零输入信号，使 全为0。观察数码管显示情况，记下8个脉冲过后数码管显示的数值，填于表5.7中。32100111Q Q QQ 210Q QQCR3Q0Q第第5 5章章 时序逻辑电路时序逻辑电路图5.24 反馈复位法实现七进制计数器第第5 5章章 时序逻辑电路时序逻辑电路(2)图5.25所示为利用反馈置数法实现二十六进制计数器，图5.25中

34、两片74LS196二-五-十进制计数器本身连成8421编码十进制计数器，低位片 在计数器达到十进制数9，在下一个 作用下变为0时，由1变0产生一个下降沿作为向高位十进制进位的计数脉冲信号，当两片计数器达到26，即高位输出为0010，低位输出为0110，将这3个1通过“与非”门的输出 使 执行置数，两片均置数为全0，此后 ，两片计数器又可进行计数功能，在计数器未达到26时，Y始终为1，直到计数达26，Y又为0，显示数值为0025。观察数码管显示的数值填于表5.7中。3Q0CP3Q0Y CT/LD1Y 第第5 5章章 时序逻辑电路时序逻辑电路图5.25 反馈置数法实现二十六进制计数器第第5 5章章

35、 时序逻辑电路时序逻辑电路第第5 5章章 时序逻辑电路时序逻辑电路5.4 5.4 寄存器和移位寄存器寄存器和移位寄存器 在数字系统中，常需要将一些数码暂时存放起来，寄存器用于寄存一组二值代码，它广泛用于各类数字系统和数字计算机中。5.4.1 5.4.1 寄存器寄存器 一个触发器可以寄存1位二进制数码，要寄存N位数码，就应具备N个触发器。此外，寄存器还应具有由门电路构成的控制电路，以保证信号的接收和清除。图5.26所示为4个D触发器构成的4位数码寄存器。第第5 5章章 时序逻辑电路时序逻辑电路 接收数码时，所有数码都是同时读入的，称并行输入方式；读取数码时，所有数据是同时读出的，称为并行输出方式

36、。图5.26 4位数码寄存器逻辑电路第第5 5章章 时序逻辑电路时序逻辑电路5.4.2 5.4.2 移位寄存器移位寄存器1.单向移位寄存器 单向移位寄存器只能将寄存的数据在相邻位之间单方向移动。按移动方向分为左移移位寄存器和右移移位寄存器两种类型。右移移位寄存器电路如图5.27所示。第第5 5章章 时序逻辑电路时序逻辑电路图5.27 右移移位寄存器第第5 5章章 时序逻辑电路时序逻辑电路功能分析：(1)时钟方程：驱动方程:D触发器特征方程：(2)将对应驱动方程分别代入D触发器特征方程，进行化简变换可得状态方程为:0123CPCPCPCPCP01nDQ12nDQ22nDQ3DD1(CP)nQD1

37、01(CP)nnQQ112(CP)nnQQ123(CP)nnQQ13(CP)nQD第第5 5章章 时序逻辑电路时序逻辑电路(3)假定电路初态为零，而此电路输入数据D在第一、二、三、四个CP脉冲时依次为1、0、1、1，根据状态方程，可得到对应的电路输出 的变化情况，如表5.8所示。3210D D D D第第5 5章章 时序逻辑电路时序逻辑电路图5.28 右移移位寄存器时序图根据表5.8可画出右移移位寄存器时序图，如图5.28所示。第第5 5章章 时序逻辑电路时序逻辑电路(4)确定该时序电路的逻辑功能。由时钟方程可知，该电路是同步电路。从表5.8和时序图5.28可知，在图5.27所示右移移位寄存器

38、电路中，随着CP脉冲的递增，触发器输入端依次输入数据D，称为串行输入。输入一个CP脉冲，数据向右移动一位。输出有两种方式：数据从最右端 依次输出，称为串行输出；由 端同时输出，称为并行输出。串行输出需要经过八个CP脉冲才能将输入的4个数据全部输出，而并行输出只需4个CP脉冲。0Q3210Q Q QQ第第5 5章章 时序逻辑电路时序逻辑电路左移移位寄存器电路如图5.29所示，请自行分析其功能。图5.29 左移移位寄存器第第5 5章章 时序逻辑电路时序逻辑电路 通过分析图5.27和图5.29所示电路可知，数据串行输入端在电路最左侧为右移，反之为左移，两种电路在实质上是相同的。无论左移还是右移，串行

39、输入数据必须先送离输入端最远的触发器要存放的数据，如表5.8所示；否则会出现数据存放错误。列状态表要按照电路结构图中从左到右各变量的实际顺序来排列，画时序图时，要结合状态表先画离数据输入端D端最近的触发器的输出。第第5 5章章 时序逻辑电路时序逻辑电路2.双向移位寄存器 既可将数据左移又可将数据右移的寄存器称为双向移位寄存器。图5.30所示为4位双向移位寄存器。第第5 5章章 时序逻辑电路时序逻辑电路图5.30 4位双向移位寄存器第第5 5章章 时序逻辑电路时序逻辑电路 在图5.30中，X是工作方式控制端。当X=0时，实现数据右移寄存功能；当 X=1时，实现数据左移寄存功能；是左移串行输入端，

40、而 是右移串行输入端。SLDSRD第第5 5章章 时序逻辑电路时序逻辑电路3.移位寄存器的应用1)实现数据传输方式的转换 在数字电路中，数据的传送方式有串行和并行两种，而移位寄存器可实现数据传送方式的转换。如图5.27所示，既可将串行输入转换为并行输出，也可将串行输入转换为串行输出。第第5 5章章 时序逻辑电路时序逻辑电路2)构成移位型计数器(1)环形计数器。环形计数器是将单向移位寄存器的串行输入端和串行输出端相连，构成一个闭合的环，根据初始状态设置的不同，在输入计数脉冲CP的作用下，环形计数器的有效状态可以循环移位一个1，也可以循环移位一个0。即当连续输入CP脉冲时，环形计数器中各个触发器的

41、输出端将轮流出现矩形脉冲。所以环形计数器又称为环形脉冲分配器，如图5.31所示。第第5 5章章 时序逻辑电路时序逻辑电路图5.31 4位环形计数器逻辑电路第第5 5章章 时序逻辑电路时序逻辑电路 实现环形计数器时，必须设置适当的初态，且输出 端初始状态不能完全一致(即不能全为1或0)，这样电路才能实现计数，环形计数器的进制数N与移位寄存器内的触发器个数n相等，即N=n，状态变化如图5.32所示(电路中初态为0100)。3210Q Q QQ第第5 5章章 时序逻辑电路时序逻辑电路图5.32 4位环形计数器状态转换图第第5 5章章 时序逻辑电路时序逻辑电路 由状态图可知，这种计数器不能自启动，若电

42、路由于某种原因而进入了无效状态，计数器就将一直工作在无效状态，只有重新启动才能回到有效状态。第第5 5章章 时序逻辑电路时序逻辑电路图5.33 能自启动的4位环形计数器图5.33所示是能自启动的4位环形计数器。图5.34所示为电路状态图。第第5 5章章 时序逻辑电路时序逻辑电路图5.34 能自启动的4位环形计数器的状态图第第5 5章章 时序逻辑电路时序逻辑电路(2)扭环形计数器。扭环形计数器是将单向移位寄存器的串行输入端和串行反相输出端相连，构成一个闭合的环，如图5.35所示。图5.35 4位扭环形计数器逻辑电路第第5 5章章 时序逻辑电路时序逻辑电路图5.36所示为4位扭环形计数器的状态图。

43、图5.36 4位扭环形计数器的状态图第第5 5章章 时序逻辑电路时序逻辑电路图5.37是能自启动的4位扭环形计数器的逻辑电路。图5.37 4位扭环形计数器逻辑电路第第5 5章章 时序逻辑电路时序逻辑电路图5.38所示为图5.37能自启动的4位扭环形计数器的状态图。图5.38 能自启动的4位扭环形计数器的状态图第第5 5章章 时序逻辑电路时序逻辑电路4.集成移位寄存器 集成移位寄存器从结构上可分为TTL型和CMOS型；按寄存数据位数，可分为4位、8位、16位等；按移位方向，可分为单向和双向两种。第第5 5章章 时序逻辑电路时序逻辑电路 74LS194是双向4位TTL型集成移位寄存器，具有双向移位

44、、并行输入、保持数据和清除数据等功能。其管脚排列如图5.39所示。其中 端为异步清零端，优先级别最高；S1、S2控制寄存器的功能；为左移数据输入端;为右移数据输入端；A、B、C、D为并行数据输入端。表 5.9是74LS194的功能表。CRSLDSRD第第5 5章章 时序逻辑电路时序逻辑电路图5.39 74LS194管脚排列第第5 5章章 时序逻辑电路时序逻辑电路第第5 5章章 时序逻辑电路时序逻辑电路(1)清零功能。当 时，双向移位寄存器置0。都为0状态。与CP没有关系。(2)保持功能。当 时，、均为0，双向移位寄存器保持原状态不变。(3)右移功能。当 =1，=0，=1，在CP上升沿作用下，执

45、行右移功能，端输入的数码依次送入寄存器。(4)左移功能。当 =1，在CP上升沿作用下，执行左移功能，端输入的数码依次送入寄存器。(5)并行输入功能。当 =1，在CP上升沿作用下，使A、B、C、D端输入的数码并行送入寄存器的 端。CR00Q3QCR11S2SCR1S2SSRDCR11S 20S SLDCR11S 21S 3210Q Q QQ功能说明：第第5 5章章 时序逻辑电路时序逻辑电路解：解：将其中一片的 接到另一片的 端，将另一片的 接到该片的 端；同时把两片的 、CP、CP和 、分别接在一起，作为整个电路的 、CP和 即可，如图5.40所示。3QSRD0QSLD1S2SCRCR1S2SC

46、R【例【例5-35-3】用两片74LS194接成8位双向移位寄存器。第第5 5章章 时序逻辑电路时序逻辑电路图5.40 例5-3接线第第5 5章章 时序逻辑电路时序逻辑电路 本章小结本章小结(1)时序逻辑电路是数字系统中非常重要的逻辑电路，与组合逻辑电路既有联系又有区别，时序逻辑电路的输出不仅和输入有关，而且还与电路原来的状态有关。(2)描述时序逻辑电路逻辑功能的方法有逻辑图、状态方程、驱动方程、输出方程、状态转换真值表、状态转换图和时序图等。(3)计数器是记录输入脉冲个数的部件。计数器按照CP脉冲的工作方式分为同步计数器和异步计数器。(4)寄存器按功能可分为数据寄存器和移位寄存器，移位寄存器既能接收、存储数据，又可将数据按一定方式移动。