ch04-4若干典型的组合逻辑集成电路解析课件.ppt

1、4.4 若干典型的组合逻辑集成电路若干典型的组合逻辑集成电路4.4.1 编码器编码器4.4.2 译码器译码器/数据分配器数据分配器4.4.3 数据选择器数据选择器4.4.4 数值比较器数值比较器4.4.5 算术运算电路算术运算电路1、)编码器编码器(Encoder)的概念与分类的概念与分类编码：赋予二进制代码特定含义的过程称为编码。编码：赋予二进制代码特定含义的过程称为编码。如：如：8421BCD码中，用码中，用1000表示数字表示数字8如：如：ASCII码中，用码中，用1000001表示字母表示字母A等等编码器：具有编码功能的逻辑电路。编码器：具有编码功能的逻辑电路。4.4.1 编码器编码器

2、4.4 若干典型的组合逻辑集成电路若干典型的组合逻辑集成电路能将每一个编码输入信号变换为不同的二进制的代码输出。能将每一个编码输入信号变换为不同的二进制的代码输出。如如8线线-3线编码器：将线编码器：将8个输入的信号分别编成个输入的信号分别编成 8个个3位二进位二进制数码制数码输出。输出。如如BCD编码器：将编码器：将10个编码输入信号分别编成个编码输入信号分别编成10个个4位码位码输出。输出。编码器的逻辑功能编码器的逻辑功能：1、)编码器编码器(Encoder)的概念与分类的概念与分类编码器的分类：普通编码器和优先编码器。编码器的分类：普通编码器和优先编码器。普通编码器：任何时候只允许输入一

3、个有效编码信号，否则普通编码器：任何时候只允许输入一个有效编码信号，否则输出就会发生混乱。输出就会发生混乱。优先编码器：允许同时输入两个以上的有效编码信号。当同优先编码器：允许同时输入两个以上的有效编码信号。当同时输入几个有效编码信号时，优先编码器能按预先设定的优时输入几个有效编码信号时，优先编码器能按预先设定的优先级别，只对其中优先权最高的一个进行编码。先级别，只对其中优先权最高的一个进行编码。1、)编码器编码器(Encoder)的概念与分类的概念与分类二进制编码器的结构框图二进制编码器的结构框图普通二进制编码器普通二进制编码器1、编码器的工作原理、编码器的工作原理 I0 I1 Yn-1 Y

4、0 Y1 1n2-I二进制二进制 编码器编码器 2n个个 输入输入 n位二进位二进制码输出制码输出 (1)4线线2线普通二进制编码器线普通二进制编码器(设计设计)1000010000100001Y0Y1I3I2I1I0（2）逻辑功能表）逻辑功能表编码器的输入为高电平有效。编码器的输入为高电平有效。Y1 Y0 I0 I1 I2 I3 （a）逻辑框图）逻辑框图4输输入入二 进 制 码 输二 进 制 码 输出出110110001、编码器的工作原理、编码器的工作原理321032100321032101IIIIIIIIYIIIIIIIIY 该电路是否可以再简化？该电路是否可以再简化？3210321003

5、21032101IIIIIIIIYIIIIIIIIY I0 I1 I2 I3 1 1 1 1&1 Y0 Y1&1(2.)键盘输入键盘输入8421BCD码编码器（分析）码编码器（分析）2 3 4 5 6 7 8 9 0 1 S0 S1 S2 S4 S5 S6 S7 S8 S9 VCC 1k10&1&GS D C B A S3 代码输出代码输出 2 3 4 5 6 7 8 9 0 1 S0 S1 S2 S4 S5 S6 S7 S8 S9 VCC 1k10&1&GS D C B A S3 使能标志使能标志 2 3 4 5 6 7 8 9 0 1 S0 S1 S2 S4 S5 S6 S7 S8 S9

6、VCC 1k10&1&GS D C B A S3 编码输入编码输入 输输 入入输输 出出S0S1S2S3S4S5S6S7S8S9ABCDGS 111111111100000 111111111010011 111111110110001 111111101101111 111111011101101 111110111101011 111101111101001 111011111100111 110111111100101 101111111100011 011111111100001 该编码器为输入低电平有效该编码器为输入低电平有效2.键盘输入键盘输入8421BCD码编码器码编码器功能表功

7、能表 当当所有的输入都为所有的输入都为1时，时，Y1Y0=？Y1Y0=00无法输出有效编码。无法输出有效编码。结论：普通编码器不能同时输入两个已上的有效编码信号结论：普通编码器不能同时输入两个已上的有效编码信号 I0 I1 I2 I3 1 1 1 1&1 Y0 Y1&1 I2=I3=1 ,I1=I0=0时，时，Y1Y0=？Y1Y0=00 3.3.优先编码器优先编码器 优先编码器的提出：优先编码器的提出：实际应用中，经常有两实际应用中，经常有两个或更多输入编码信号个或更多输入编码信号同时有效。同时有效。必须根据轻重缓急，规定好这些外设允许操作的先后次必须根据轻重缓急，规定好这些外设允许操作的先后

8、次 序，即优先级别。序，即优先级别。识别多个编码请求信号的优先级别，并进行相应编码的逻识别多个编码请求信号的优先级别，并进行相应编码的逻辑部件称为优先编码器。辑部件称为优先编码器。(2)优先编码器线优先编码器线(42 线优先编码器线优先编码器)（设计）（设计）（1）列出功能表）列出功能表输输 入入输输 出出I0I1I2I3Y1Y0100000100011010111高高低低（2）写出逻辑表达式）写出逻辑表达式（3）画出逻辑电路（略）画出逻辑电路（略）输入编码信号高电平有效，输出为二进制代码输入编码信号高电平有效，输出为二进制代码输入编码信号优先级从高到低为输入编码信号优先级从高到低为I0I3输

9、入为编码信号输入为编码信号I3 I0 输出为输出为Y1 Y03321IIIY+=33210IIIIY+=优先编码器优先编码器CD4532的示意框图、引脚图的示意框图、引脚图2 集成电路编码器集成电路编码器 CD4532 I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EI EO GS 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 I4 I5 I6 I7 EI Y2 Y1 GND VCC EO GS I3 I2 I1 I0 Y0 I2 1 1 1 1 1 1 1 1 1 1 1&1&1&1&1 GS 1 E1 1&I1 I7 I6 I5 I4 I

10、3 I0 EI Y2 Y1 Y0 CD4532电路图电路图 优先编码器优先编码器CD4532功能表功能表输输 入入输输 出出EII7I6I5I4I3I2I1I0Y2Y1Y0GSEOLLLLLLHLLLLLLLLLLLLHHHHHHHLHLHHHLHLHLLHHLHHLHLLLHHLLHLHLLLLHLHHHLHLLLLLHLHLHLHLLLLLLHLLHHLHLLLLLLLHLLLHL为什么要设计为什么要设计GS、EO输出信号？输出信号？用二片用二片CD4532构成构成1616线线-4-4线优先编码器线优先编码器,其逻辑图如下其逻辑图如下图所示，试分析其工作原理。图所示，试分析其工作原理。CD

11、4532(II)I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS CD4532(I)I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS EI2 EO2 EI1 EO1 A8 A9 A10 A11 A12 A13 A14 A15 A0 A1 A2 A3 A4 A5 A6 A7 L0 L1 GS2 L2 GS GS1 G3 G2 G1 G0 L3 1 1 00 0 0 0 0 0无编码输出无编码输出0。CD4532(II)I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS CD4532(I)I0 I1

12、 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS EI2 EO2 EI1 EO1 A8 A9 A10 A11 A12 A13 A14 A15 A0 A1 A2 A3 A4 A5 A6 A7 L0 L1 GS2 L2 GS GS1 G3 G2 G1 G0 L3 1 1 1 1 11 0 0 0 00若无有效电平输入若无有效电平输入 0 1 1 1那块芯片的优先级高？那块芯片的优先级高？1若有效电平输入若有效电平输入。CD4532(II)I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS CD4532(I)I0 I1 I2 I3 I4 I5

13、I6 I7 Y0 Y1 Y2 EO EI GS EI2 EO2 EI1 EO1 A8 A9 A10 A11 A12 A13 A14 A15 A0 A1 A2 A3 A4 A5 A6 A7 L0 L1 GS2 L2 GS GS1 G3 G2 G1 G0 L3 1 1 1 1 10 1 0 0 00若有效电平输入若有效电平输入 1 1 1 1译码器的分类：译码器的分类：译码译码：译码是编码的逆过程，它能将二进制码翻译成代表某译码是编码的逆过程，它能将二进制码翻译成代表某一特定含义的信号一特定含义的信号.(.(即电路的某种状态即电路的某种状态)1 1 译码器的概念与分类译码器的概念与分类译码器译码器

14、：具有译码功能的逻辑电路称为译码器具有译码功能的逻辑电路称为译码器。唯一地址译码器唯一地址译码器代码变换器代码变换器将一系列代码转换成与之一一对应的有效将一系列代码转换成与之一一对应的有效信号。信号。将一种代码转换成另一种代码。将一种代码转换成另一种代码。二进制译码器二进制译码器 二二十进制译码器十进制译码器显示译码器显示译码器常见的唯一地址译码器：常见的唯一地址译码器：4.4.2 译码器译码器/数据分配器数据分配器2 2线线 -4-4线译码器的逻辑电路线译码器的逻辑电路(分析）分析）1 A1 1 1 A0&E 0Y 1Y 2Y 3Y LHHHHHLHLHHLHLHHLHHLLHHHLLLLH

15、HHHHY3Y2Y1Y0A0A1E输出输出输输 入入功能表功能表010AAEY 011AAEY 012AAEY 013AAEY（1.）二进制译码器二进制译码器 x0 x1 xn-1 y0 y1 1-ny EI 使能输入使能输入 二进制二进制译码器译码器 n 个输个输入端入端使能输使能输入端入端2n个输个输出端出端设输入端的个数为设输入端的个数为n，输出端的个数为输出端的个数为M则有则有 M=2n2、集成电路译码器集成电路译码器(a)74HC139集成译码器集成译码器 Y0 Y1 Y2 Y3 E A0 A1 A0 A1 0Y 1Y 2Y 3Y E 1/2 74x139(1.)二进制译码器二进制译

16、码器LHHHHHLHLHHLHLHHLHHLLHHHLLLLHHHHHY3Y2Y1Y0A0A1E输出输出输输 入入功能表功能表逻辑符号说明逻辑符号说明逻辑符号框外部的逻辑符号框外部的符号，表示符号，表示外部输入或输出信号外部输入或输出信号名称，字名称，字母上面的母上面的“”号说明该输入号说明该输入或输出是低电平有效。符号框或输出是低电平有效。符号框内部的输入、输出变量表示其内部的输入、输出变量表示其内部的逻辑关系。在推导表达内部的逻辑关系。在推导表达式的过程中，如果低有效的输式的过程中，如果低有效的输入或输出变量入或输出变量(如如)上面的上面的“”号参与运算号参与运算(如如E E变为变为E E

17、)，则，则在画逻辑图或验证真值表时，在画逻辑图或验证真值表时，注意将其还原为低有效符号注意将其还原为低有效符号。E1 A 11 1&Y0Y1Y2Y3A0 Y0Y2Y1Y3EA 1A0(b)74HC138(74LS138)集成译码器集成译码器 A0 A1 A2 1E 2E E3 7Y GND VCC 1Y 2Y 3Y 4Y 5Y 6Y 0Y 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 引脚图引脚图逻辑图逻辑图 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 74HC138集成译码器集成译码器逻辑图逻辑图 E3

18、A0 A1 A2 1 1 0Y 1Y 1 2Y 3Y 1 1 1 1&1 1 1 4Y 5Y 6Y 7Y 2E 1E&74HC138集成译码器功能表集成译码器功能表2E1E0Y1Y2Y3Y4Y5Y6Y7YLHHHHHHHHHHLLHHLHHHHHHLHHLLHHHLHHHHHHLHLLHHHHLHHHHLLHLLHHHHHLHHHHHLLLHHHHHHLHHLHLLLHHHHHHHLHHLLLLHHHHHHHHLLLLLLHHHHHHHHHLHHHHHHHHHXHHHHHHHHHA2E3输输 出出输输 入入A1A02E1E0Y1Y2Y3Y4Y5Y6Y7YLHHHHHHHHHHLLHHLHHHH

19、HHLHHLLHHHLHHHHHHLHLLHHHHLHHHHLLHLLHHHHHLHHHHHLLLHHHHHHLHHLHLLLHHHHHHHLHHLLLLHHHHHHHHLLLLLLHHHHHHHHHLHHHHHHHHHXHHHHHHHHHA2E3输输 出出输输 入入A1A00120AAAY 0121AAAY 0122AAAY 0123AAAY 0125AAAY 0126AAAY 0124AAAY 0127AAAY A B C E Y0 Y1 Y7 Y5 Y2 Y6 Y4 Y3 1 1、已知下图所示电路的、已知下图所示电路的输入信号的波形试画出译码器输出的波形。输入信号的波形试画出译码器输出的

20、波形。译码器的应用译码器的应用 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 A0+5V E Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 C B A 74H C138 Y0 Y1+5V Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 1/274H C139 B0 B1 B2 B3 B4(0)Y0 Y1 Y2 Y3 E A0 A1 24L 0L 7L 8L 15L 16L 23L 31L 74H C138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2(I)74H C138 Y0

21、 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 74H C138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2(II)(III)2、译码器的扩展译码器的扩展用用74X139和和74X138构成构成5线线-32线译码器线译码器3 3线线88线译码器的线译码器的 含三变量函数的全部最小项。含三变量函数的全部最小项。Y Y0 0Y Y7 7基于这一点用该器件能够方便地实现三变量逻辑函数。基于这一点用该器件能够方便地实现三变量逻辑函数。3、用译码器实现逻辑函数。、用译码器实现逻辑函数。0120AAAY 0m 74HC138 Y0 Y

22、1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 A0+5V E Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A B C 11mCBAY 77mCBAY 22mBCAY .当当E3=1，E2=E1=0时时7620mmmm 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 7620mmmm ABCAL 用一片用一片74HC138实现函数实现函数首先将函数式变换为最小项之和的形式首先将函数式变换为最小项之和的形式在译码器的输出端加一个与非门，即可实现给定的组合在译码器的输出端加一个与非门，即可实现给定的组合逻辑函数逻辑

23、函数.+5V A B C L&7620YYYY ABCCABCBACBAL 数据分配器：相当于多输出的单刀多掷开关，是一种能将数据分配器：相当于多输出的单刀多掷开关，是一种能将从数据分时送到多个不同的通道上去的逻辑电路。从数据分时送到多个不同的通道上去的逻辑电路。数据分配器示意图数据分配器示意图 数数据据输输入入 通通道道选选择择信信号号 Y0 Y1 Y7 用用74HC138组成组成数据分配器数据分配器用译码器实现数据分配器用译码器实现数据分配器 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 A0+5V D=E2 E1 Y0 Y0 010Y

24、CBADEEY232 当当ABC=010 时，时，Y2=DCBA输输 入入输输 出出E3E E2 2E E1 1A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7LLXXXXHHHHHHHHHLDLLLDHHHHHHHHLDLLHHDHHHHHHHLDLHLHHDHHHHHHLDLHHHHHDHHHHHLDHLLHHHHDHHHHLDHLHHHHHHDHHHLDHHLHHHHHHDHHLDHHHHHHHHHHD74HC138译码器作为数据分配器时的功能表译码器作为数据分配器时的功能表 12345678910111213141516Y1Y2Y3Y4Y5Y6Y0GNDY7Y8Y9A3A2A1A0VCC

25、A0 A1 A2 A3 1 1 1 1 1 1 1 1&Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 功能：将功能：将8421BCD码译成为码译成为10个状态输出。个状态输出。功能表功能表十进十进制数制数BCD输入输入输输 出出A3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7Y8Y90LLLLLHHHHHHHHH1LLLHHLHHHHHHHH2LLHLHHLHHHHHHH3LLHHHHHLHHHHHH4LHLLHHHHLHHHHH5LHLHHHHHHLHHHH6LHHLHHHHHHLHHH7LHHHHHHHHHHLHH8HLLLHHHHHHHHLH9HLLHHHHHHHHHHL对

26、于对于BCD代码以外的伪码（代码以外的伪码（10101111这这6个代码）个代码）Y0 Y9 均均为高电平。为高电平。（2）集成二集成二十进制译码器十进制译码器7442显示译码器显示译码器 脉脉冲冲信信号号 计计数数器器 译译码码器器 驱驱动动器器 显显示示器器 KHz 1.1.七段显示译码器七段显示译码器（1 1）最常用的显示器有：半导体发光二极管和液晶显示器。）最常用的显示器有：半导体发光二极管和液晶显示器。a b c d e f g 共阳极显示器共阳极显示器 a b c d e f g 共阴极显示器共阴极显示器abcdfge显示器分段布局图显示器分段布局图常用的集成七段显示译码器常用的集

27、成七段显示译码器 -CMOS七段显示译码器七段显示译码器74HC4511 a b c d e f g D0 74HC4511 D3 D2 D1 LT BL LE LTHHLHHHHHLLHHHL9HHHHHHHLLLHHHL8LLLLHHHHHHLHHL7HHHHHLLLHHLHHL6HHLHHLHHLHLHHL5HHLLHHLLLHLHHL4HLLHHHHHHLLHHL3HLHHLHHLHLLHHL2LLLLHHLHLLLHHL1LHHHHHHLLLLHHL0gfedcba字形字形输输 出出输输 入入十进十进制或功制或功能能D3D2D1D0BLLECMOS七段显示译码器七段显示译码器74HC

28、4511功能表功能表*HHH锁锁 存存熄灭熄灭LLLLLLLHL灭灭 灯灯HHHHHHHL灯灯 测测 试试熄灭熄灭LLLLLLLHHHHHHL15熄灭熄灭LLLLLLLLHHHHHL14熄灭熄灭LLLLLLLHLHHHHL13熄灭熄灭LLLLLLLLLHHHHL12熄灭熄灭LLLLLLLHHLHHHL11熄灭熄灭 LLLLLLLLHLHHHL10LTgfedcba字形字形输输 出出输输 入入十进十进制制或功或功能能BLLED3D2D1D0CMOS七段显示译码器七段显示译码器74HC4511功能表功能表(续续)例例 由由74HC4511构成构成24小时及分钟的译码电路如图所示，小时及分钟的译码电

29、路如图所示，试分析小时高位是否具有零熄灭功能。试分析小时高位是否具有零熄灭功能。H7 H6 H5 H4 0(0)45114 显显示示器器4 1(0)(I)(II)(III)ag ag ag ag LT LE BL(III)D3 D2 D1 D0 LT LE BL(I)LT LE BL(II)LT LE BL 1 H3 H2 H1 H0 M7 M6 M5 M4 M3 M2 M1 M0 D3 D2 D1 D0 D3 D2 D1 D0 D3 D2 D1 D0 4.3.3 数据选择器数据选择器1 1、数据选择器的定义与功能、数据选择器的定义与功能 数据选择的功能数据选择的功能：在通道选在通道选择信号的

30、作用下，将多个通择信号的作用下，将多个通道的数据分时传送到公共的道的数据分时传送到公共的数据通道上去的。数据通道上去的。数据选择器：能实现数据选择功能的逻辑电路。它的作用数据选择器：能实现数据选择功能的逻辑电路。它的作用相当于多个输入的单刀多掷开关，相当于多个输入的单刀多掷开关，又称又称“多路开关多路开关”。通通道道选选择择数数据据输输出出 I0 I1 12-nI S1 S0 E 1 1 1 I 0 I 1 I 2 I 3&1 Y 4选选1数据选择器数据选择器2 2 位地址位地址码输入端码输入端使能信号输使能信号输入端，低电入端，低电平有效平有效1 1路数据输路数据输出端出端（1 1）逻辑电路

31、）逻辑电路数数据据输输入入端端（2 2）工作原理及逻辑功能）工作原理及逻辑功能0 0I I3 30 11 01 1=1=1=0=0 S1 S0 E 1 1 1 I 0 I 1 I 2 I 3&1 Y 301201101001ISSISSISSISSY 33221100mImImImIY 01YS0S1E地址地址使能使能输出输出输输 入入功能表功能表000I0001I1010I2011I374LS151功能框功能框图图D7YYE7474HC151151D6D5D4D3D2D1D0S2S1S02、集成电路数据选择器、集成电路数据选择器8选选1数据选择器数据选择器74HC1512 2、集成电路数据选

32、择器、集成电路数据选择器 E D0 D1 D2 D3 D4 D5 D6 D7 S0 S1 S2 Y Y 1 1 1 1 1 1 1&2 2个互补个互补输出端输出端8 8 路数据路数据输入端输入端1 1个使能个使能输入端输入端3 3 个地址个地址输入端输入端74LS151的逻辑图的逻辑图输输 入入输输 出出使使 能能选选 择择YYES2S1S0HXXXLHLLLLD0LLLHD1LLHLD2LLHHD3LHLLD4LHLHD5LHHLD6LHHHD73、74LS151的功能表的功能表0D1D2D3D4D5D6D7D70126012501240123012201210120012DSSSDSSSD

33、SSSDSSSDSSSDSSSDSSSDSSSY iiimDY 70当当E=1时，时，Y=1。当当E=0时时数据选择器组成逻辑函数产生器数据选择器组成逻辑函数产生器控制控制Di，就可得到不同的逻辑函数。就可得到不同的逻辑函数。5 5、数据选择器、数据选择器74LS151的的应用应用当当D0=D3=D5=D7=0D1=D2=D4=D6=1 时：时：当当D0=D3=D5=D7=1D1=D2=D4=D6=0 时：时：D7YYE74LS15174LS151D6D5D4D3D2D1D0S2S1S0iiimDY 706421mmmmY 7530mmmmY 当当E=0时时：比较比较Y与与L，当，当 D3=D

34、5=D6=D7=1 D0=D1=D2=D4=0时时，D7E74HC151D6D5D4D3D2D1D0S2S1S0LYXYZ10Y=L例例1 试用试用8选选1数据选择器数据选择器74LS151产生逻辑函数产生逻辑函数 XYZYXYZXL ZXYXYZYXYZXXYZYXYZXL Z)Z(Z0 E2SX 1SY 0SZ 7766554433221100DmDmDmDmDmDmDmDmY 7653mmmmL 解解:利用利用8 8选选1 1数据选择器组成函数产生器的一般步骤数据选择器组成函数产生器的一般步骤a a、将函数变换成最小项表达式将函数变换成最小项表达式b b、将使器件处于使能状态将使器件处于

35、使能状态c c、地址地址信号信号S2、S1、S0 作为函数的输入变量作为函数的输入变量d d、处理数据输入、处理数据输入D0D7信号电平。逻辑表达式中有信号电平。逻辑表达式中有mi,则相应则相应Di=1，其他的数据输入端均为，其他的数据输入端均为0。总结总结:用两片用两片74151组成二位八选一的数据选择器组成二位八选一的数据选择器 数据选择器的扩展数据选择器的扩展位的扩展位的扩展 S2 S1 S0 D00 D01 D02 D03 D04 D05 D06 D07 Y Y0 Y1 74HC151 0Y 1Y D0 D1 D2 D3 D4 D5 D6 D7 S0 S2 S1 E Y E D10 D

36、11 D12 D13 D14 D15 D16 D17 Y 74HC151 D0 D1 D2 D3 D4 D5 D6 D7 S0 S2 S1 E Y(0)(I)字的扩展字的扩展 将将两片两片74LS151连接成一个连接成一个16选选1的数据选择器，的数据选择器，D C B A D0 D1 D2 D3 D4 D5 D6 D7 Y 74HC151 D0 D1 D2 D3 D4 D5 D6 D7 S0 S2 S1 E Y D8 D9 D10 D11 D12 D13 D14 D15 Y D0 D1 D2 D3 D4 D5 D6 D7 S0 S2 S1 E Y 1 Y Y 1&(0)74HC151(I)0

37、 1 0 0 1 1 0 1 L 74HC151 E S2 S1 S0 Y S2 S1 S0 实现并行数据到串行数据的转换实现并行数据到串行数据的转换 S0 S1 L S2 0 1 0 0 1 1 0 1 1.1位数值比较器位数值比较器(设计设计)数值比较器：对两个数值比较器：对两个1位数字进行比较（位数字进行比较（A、B），），以以判断其大小的逻辑电路。判断其大小的逻辑电路。输入：两个一位二进制数输入：两个一位二进制数 A、B。输出：输出：FBA=1，表示，表示A大于大于BFBABA=FBAABBA+=FBA=一位数值比较器真值表一位数值比较器真值表10011001010101010000F

38、A=BFABBA输输 出出输输 入入2、2 位数值比较器：位数值比较器：输入：两个输入：两个2 2位二进制数位二进制数 A=A1 A0、B=B1 B0能否用能否用1 1位数值比较器设计两位数值比较器位数值比较器设计两位数值比较器?比较两个比较两个2 2 位二进制数的大小的电路位二进制数的大小的电路当高位当高位（A1、B1）不相等时，无需比较低位（不相等时，无需比较低位（A0、B0），高），高位比较的结果就是两个数的比较结果。位比较的结果就是两个数的比较结果。当高位相等时，两数的比较结果由低位比较的结果决定。当高位相等时，两数的比较结果由低位比较的结果决定。用一位数值比较器设计多位数值比较器的原

39、则用一位数值比较器设计多位数值比较器的原则 真值表真值表001010100A0 B0A0 B0A0=B0A1=B1A1=B1A1=B1010A1 B1FA=BFABA0 B0A1 B1输输 出出输输 入入FAB=(A1B1)+(A1=B1)(A0B0)FA=B=(A1=B1)(A0=B0)FAB=(A1B1)+(A1=B1)(A0B=(A1B1)+(A1=B1)(A0B0)FA=B=(A1=B1)(A0=B0)FAB=(A1B1)+(A1=B1)(A0BIABFA B3HLLA3 B2HLLA3=B3A2 B1HLLA3=B3A2=B2A1 B0HLLA3=B3A2=B2A1=B1A0 FBA

40、 FBA 高位片高位片输出输出低位片低位片 A0 B0 A1 B1 A2 B2 A3 B3 A4 B4 A5 B5 A6 B6 A7 B7 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 IAB IAB IA=B FAB FA=B FAB C0 IAB IAB IA=B FAB FA=B FAB C1 0 1 0 FAB FA=B FAB B3A3B0A0B7A7B4A4用两用两片片74LS85组成组成16位数值比较器（串联位数值比较器（串联扩展方式）。扩展方式）。A0 B0 A1 B1 A2 B2 A3 B3 A4 B4 A5 B5 A6 B6

41、 A7 B7 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 IAB IAB IA=B FAB FA=B FAB C0 IAB IAB IA=B FAB FA=B FAB C1 FAB FA=B FAB 高位片高位片 输出输出低位片低位片B3A3B0A0B7A7B4A4B11A11B8A8B15A15B12A12 0 1 0 A0 B0 A1 B1 A2 B2 A3 B3 A4 B4 A5 B5 A6 B6 A7 B7 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 IAB IAB IA=B FAB

42、 FA=B FAB C0 IAB IAB IA=B FAB FA=B FAB C1 FAB FA=B FAB 采用串联扩展方式采用串联扩展方式数值比较器数值比较器用用7 74HC85组成组成1616位数值比较器的并联扩展方式。位数值比较器的并联扩展方式。A0 B0 A12 B12 IAB IA=B IAB FAB FAB C3 A1 B1 A2 B2 A3 B3 A15 B15 A8 B8 A0 B0 IAB IA=B IAB FAB FAB C2 A1 B1 A2 B2 A3 B3 A4 B4 A0 B0 A0 B0 IAB IA=B IAB FAB FAB C1 A1 B1 A2 B2 A

43、3 B3 A0 B0 IAB IA=B IAB FAB FAB C0 A1 B1 A2 B2 A3 B3 B0 A1 B1 A2 B2 A3 B3 A0 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 FAB FAB FA=B C4 IAB IA=B IAB B3A3B0A0B7A7B4A4B11A11B8A8B15A15B12A12输出输出4.4.5 算术运算电路算术运算电路 A B S C HA FA Ai Bi Ci-1 Ci Si 在两个在两个1 1位二进制数相加时，不考虑低位来的进位的相加位二进制数相加时，不考虑低位来的进位的相加 -半加半加 在两个二进制数相加时，考虑低

44、位进位的相加在两个二进制数相加时，考虑低位进位的相加 -全加全加 加法器分为半加器和全加器两种。加法器分为半加器和全加器两种。半加器半加器全加器全加器1 1、半加器和全加器、半加器和全加器两个两个4 4 位二进制数相加位二进制数相加:（1 1）1 1位半加器（位半加器（Half Adder）不考虑低位进位，将两个不考虑低位进位，将两个1 1位二进制数位二进制数A、B相加的器件。相加的器件。半加器的真值表半加器的真值表 逻辑表达式逻辑表达式1000C011110101000SBA 半加器的真值表半加器的真值表 A B=1&C=AB BAS BABAS 如用与非门实现最少要几个门如用与非门实现最少

45、要几个门?C=AB 逻辑图逻辑图（2 2）全加器（全加器（Full Adder）1110100110010100全加器真值表全加器真值表 全加器能进行加数、被加数和低位来的进位信号相加，全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。并根据求和结果给出该位的进位信号。0 1 0 1 1 0 1 0 Si Ai Ci-1 Bi 0 0 1 0 0 1 1 1 Ci Ai Ci-1 Bi 111011101001110010100000CSCBA 你能用你能用7415174138设计设计全加器吗全加器吗?用这两种器件组成逻辑函数产生电用这两种器件组成逻辑函数产生电

46、路路,有什么不同有什么不同?iiiii CBAABCCBACBACBASiiio)(CBAABBCACBAABC S A B Ci Co BA iCBA AB i)(CBA 1 CO CO A B S CO Ci C O C I 于是可得全加器的逻辑表达式为于是可得全加器的逻辑表达式为加法器的应用加法器的应用1110100110010100全加器真值表全加器真值表 111011101001110010100000CSCBAABC有奇数个有奇数个1时时S为为1；ABC有偶数个有偶数个1和全为和全为0时时S为为0。-用全加器组成三位二进制代码用全加器组成三位二进制代码奇偶校验器奇偶校验器用全加器组

47、成八位二进制代码用全加器组成八位二进制代码奇偶校验器，电路应如何连接？奇偶校验器，电路应如何连接？（1 1）串行进位加法器）串行进位加法器如何用如何用1 1位全加器实现两个四位二进制数相加？位全加器实现两个四位二进制数相加？A3 A2 A1 A0+B3 B2 B1 B0=?低位的进位信号送给邻近高位作为输入信号，采用串行进位低位的进位信号送给邻近高位作为输入信号，采用串行进位加法器运算速度不高。加法器运算速度不高。2 2、多位数加法器、多位数加法器 A0 B0 A1 B1 A2 B2 A3 B3 S0 S1 S2 S3 C3 C0 C1 C2 FA0 FA1 FA2 FA3 0 0定义两个中间

48、变量定义两个中间变量Gi和和Pi：Gi=AiBi（2 2）超前进位加法器）超前进位加法器 提高运算速度的基本思想：设计进位信号产生电路，在输入每位提高运算速度的基本思想：设计进位信号产生电路，在输入每位的加数和被加数时，同时获得该位全加的进位信号，而无需等待最的加数和被加数时，同时获得该位全加的进位信号，而无需等待最低位的进位信号。低位的进位信号。定义第定义第i 位位的进位的进位信号（信号（Ci）：）：1-iiiiiiC)BA(BACCi=GiPi Ci-1 1-iiiiCBAS)BA(piii 4 4位全加器进位信号的产生：位全加器进位信号的产生：C0=G0+P0 C-1 C1=G1+P1

49、C0C1=G1+P1 G0+P1P0 C-1 C2=G2+P2 C1 C2=G2+P2 G1+P2 P1 G0+P2 P1 P0C-1 C3=G3+P3 C2=G3+P3（G2+P2 C1)=G3+P3 G2+P3P2 C1 =G3+P3 G2+P3P2(G1+P1C0)C3=G3+P3 G2+P3P2 G1+P3P2 P1(G0+P0C-1)Gi=AiBiCi=GiPi Ci-1 )BA(piii 集成超前进位产生器集成超前进位产生器74LS182 Cn+x Cn+y Cn+z 3P3 Cn&1 1 1 1 1 3G2P3 2G3 1P3 1G3 0P3 0GP G&逻辑图逻辑图 74LS1

50、82 Cn+x Cn+y Cn+z G P Cn G0 P0 G1 P1 G2 P2 G3 P3 逻辑符号逻辑符号超前进位集成超前进位集成4位加法器位加法器74LS283 A3 B2 A2 B1 A1 B0 A0 C1 74HC283 B3 CO S3 S2 S1 S0 7474HC283 3逻辑框图逻辑框图 VCC B3 S3 CO A2 S2 A3 B2 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 S1 B0 C1 GND A1 S0 A0 B1 74HC283引脚图引脚图 B3 A3 B2 A2 B1 A1 B0 A0 C1&1&1&1&1&1 1 1&