硅集成电路工艺基础10课件.ppt

1、第十章第十章 工艺集成工艺集成 集成电路工艺主要分为以下几大类：集成电路工艺主要分为以下几大类：氧化：干氧氧化、湿氧氧化、水汽氧化氧化：干氧氧化、湿氧氧化、水汽氧化 CVD：APCVD、LPCVD、PECVD PVD：蒸发、溅射：蒸发、溅射 外延外延 扩散扩散 离子注入离子注入 光刻：紫外光刻、光刻：紫外光刻、X射线光刻、电子束光刻射线光刻、电子束光刻 刻蚀：干法刻蚀、湿法刻蚀刻蚀：干法刻蚀、湿法刻蚀工艺集成：运用各类工艺技术形成电路结构的制造过程工艺集成：运用各类工艺技术形成电路结构的制造过程制膜工艺制膜工艺掺杂工艺掺杂工艺图形转换图形转换自隔离：自隔离：MOSFET源、漏极的导电类型相同，

2、并与衬底导电类型相反，源、漏极的导电类型相同，并与衬底导电类型相反，所以所以MOSFET本身就被本身就被pn结隔离，即自隔离结隔离，即自隔离(self-isolated)。源漏电流只有在导电沟道形成后才能形成，只要相邻晶体管之间不存在源漏电流只有在导电沟道形成后才能形成，只要相邻晶体管之间不存在导电沟道，相邻晶体管间便不会存在显著的电流。导电沟道，相邻晶体管间便不会存在显著的电流。只要维持只要维持源源-衬底衬底pn结结和和漏漏-衬底衬底pn结结的反偏，的反偏，MOSFET便能维持自隔离。便能维持自隔离。MOS集成电路的晶体管之间不需要集成电路的晶体管之间不需要pn结隔离，可大大提高集成度。结隔

3、离，可大大提高集成度。10.1.1 MOS集成电路中的隔离集成电路中的隔离10.1、集成电路中的隔离、集成电路中的隔离寄生寄生MOSFET：由于集成电路是通过金属引线实现互联的，当金属由于集成电路是通过金属引线实现互联的，当金属引线经过两个引线经过两个MOSFET之间的区域之间的区域(场区场区)时，会形成寄生的时，会形成寄生的MOSFET。如图所示，寄生的如图所示，寄生的MOSFET以以金属引线为栅金属引线为栅、引线下两个引线下两个MOSFET间的间的区域为寄生导电沟道区域为寄生导电沟道、高掺杂高掺杂区区(2)和和(3)为源漏为源漏。因此，因此，MOS集成电路中的隔离主要是防止形成寄生的导电沟

4、道，即集成电路中的隔离主要是防止形成寄生的导电沟道，即防止防止场区的寄生场区的寄生MOSFET开启开启。防止场区的寄生防止场区的寄生MOSFET开启的方法：开启的方法：提高寄生提高寄生MOSFET的阈值电压，使寄生场效应晶体管的阈值电压高于的阈值电压，使寄生场效应晶体管的阈值电压高于集成电路的工作电压。通常场区的阈值电压要比集成电路的电源电压高集成电路的工作电压。通常场区的阈值电压要比集成电路的电源电压高34V，以使相互隔离的两个，以使相互隔离的两个MOSFET间的漏电流小于间的漏电流小于l pA。提高场效应晶体管阈值电压的方法主要有两种：提高场效应晶体管阈值电压的方法主要有两种：n 增加场区

5、增加场区SiO2的厚度，的厚度，但是过厚的氧化层将产生过高的台阶，从而引起但是过厚的氧化层将产生过高的台阶，从而引起台阶覆盖的问题，通常场氧化层厚度为栅氧化层厚度的台阶覆盖的问题，通常场氧化层厚度为栅氧化层厚度的7-10倍。倍。n 增大氧化层下的沟道掺杂浓度增大氧化层下的沟道掺杂浓度，即形成沟道阻挡层。通常利用离子注入，即形成沟道阻挡层。通常利用离子注入方法提高场氧化层下硅表面区的杂质浓度。方法提高场氧化层下硅表面区的杂质浓度。在在MOS集成电路中集成电路中同时使用上述两种方法进行器件的隔离，从而提高同时使用上述两种方法进行器件的隔离，从而提高场区晶体管的阈值电压场区晶体管的阈值电压。n 首先

6、在清洗后的硅片上热氧化制备首先在清洗后的硅片上热氧化制备20-60nm的的SiO2层，称为层，称为SiO2衬垫或衬垫或SiO2缓冲层缓冲层，用于减缓，用于减缓Si衬底与衬底与Si3N4层之间的应力。通常缓冲层越厚，层之间的应力。通常缓冲层越厚，Si与与Si3N4间的应力越小，但是由于间的应力越小，但是由于横向氧化横向氧化作用，厚的缓冲层将削弱作为氧作用，厚的缓冲层将削弱作为氧化阻挡层的化阻挡层的Si3N4的阻挡作用，改变有源区的形状和尺寸。的阻挡作用，改变有源区的形状和尺寸。n 在在SiO2缓冲层上，利用缓冲层上，利用CVD工艺淀积一层厚度为工艺淀积一层厚度为100200nm的的Si3N4层层

7、作为作为氧化阻挡层氧化阻挡层。n 光刻和刻蚀光刻和刻蚀Si3N4层和层和SiO2层以形成场氧区。层以形成场氧区。场氧化层是采用场氧化层是采用选择氧化选择氧化方法制备的，称为方法制备的，称为局部场氧化局部场氧化工艺，即工艺，即LOCOS隔离工艺（隔离工艺（LOCal Oxidation of Silicon）。）。LOCOS方法形成的厚方法形成的厚SiO2层是半埋入方式的，可以减小表面的台阶高度。层是半埋入方式的，可以减小表面的台阶高度。在工艺上在工艺上厚的场氧化层厚的场氧化层和和高浓度杂质注入高浓度杂质注入是利用是利用同一次光刻同一次光刻完成的。完成的。LOCOS隔离工艺隔离工艺n在光刻胶保护

8、下进行在光刻胶保护下进行离子注入离子注入，提高场氧化层下，提高场氧化层下沟道的杂质浓度，形成沟道的杂质浓度，形成沟道阻挡层沟道阻挡层，提高寄生场氧，提高寄生场氧MOSFET的阈值电压。的阈值电压。n 去除光刻胶后进行去除光刻胶后进行场区氧化场区氧化，在已形成的沟道阻，在已形成的沟道阻挡层上热氧化生长挡层上热氧化生长0.31.0m的场的场SiO2层，形成器层，形成器件的隔离。最后件的隔离。最后去除去除Si3N4层层。由于氧化剂通过由于氧化剂通过SiO2层横向扩散，使氧化反应横向扩展，生成逐渐变薄层横向扩散，使氧化反应横向扩展，生成逐渐变薄的的 SiO2层，通常称为鸟嘴。层，通常称为鸟嘴。由于鸟嘴

9、的形成，使场氧区向器件有源区横向由于鸟嘴的形成，使场氧区向器件有源区横向扩展，通常扩展，通常0.50.6m厚的场氧化层每个边缘约有厚的场氧化层每个边缘约有0.5m的鸟嘴区域。的鸟嘴区域。鸟嘴区属于无用的过渡区，对提高集成电路的集成度不利。鸟嘴区属于无用的过渡区，对提高集成电路的集成度不利。在亚微米集成电路制备中，对在亚微米集成电路制备中，对LOCOS隔离工艺进行改进，出现了减隔离工艺进行改进，出现了减小鸟嘴，提高表面平坦化的隔离方法。小鸟嘴，提高表面平坦化的隔离方法。1.回刻的回刻的LOCOS工艺：工艺：通过回刻除去部分场氧化层，从而使表面平坦通过回刻除去部分场氧化层，从而使表面平坦并恢复部分

10、被鸟嘴占去的有源区。并恢复部分被鸟嘴占去的有源区。2.多晶硅缓冲层的多晶硅缓冲层的LOCOS工艺：工艺：由于鸟嘴的形成与二氧化硅缓冲层密由于鸟嘴的形成与二氧化硅缓冲层密切相关，减薄二氧化硅缓冲层可以减小鸟嘴的尺寸，因此在多晶硅缓冲切相关，减薄二氧化硅缓冲层可以减小鸟嘴的尺寸，因此在多晶硅缓冲层的层的 LOCOS工艺中，利用多晶硅和二氧化硅叠层替代单一的二氧化硅工艺中，利用多晶硅和二氧化硅叠层替代单一的二氧化硅缓冲层缓冲层(多晶硅多晶硅50nm/SiO2510nm)，可以大大降低鸟嘴的尺寸。，可以大大降低鸟嘴的尺寸。3.界面保护的局部氧化工艺：界面保护的局部氧化工艺：在缓冲二氧化硅层之下直接先淀

11、积一薄层在缓冲二氧化硅层之下直接先淀积一薄层10nm左右的氮化硅，从而保护了左右的氮化硅，从而保护了Si界面，抑制氧化气氛的横向扩散，界面，抑制氧化气氛的横向扩散，大大降低了鸟嘴的尺寸。大大降低了鸟嘴的尺寸。LOCOS隔离工艺的改进隔离工艺的改进-减小鸟嘴减小鸟嘴 侧墙掩蔽隔离是一种无鸟嘴的隔离工艺。侧墙掩蔽隔离是一种无鸟嘴的隔离工艺。n SiO2和和Si3N4层的制备和普通的层的制备和普通的LOCOS工艺相同，但刻工艺相同，但刻蚀时，除了刻蚀蚀时，除了刻蚀Si3N4和和SiO2外还需要外还需要腐蚀硅层，腐蚀的硅腐蚀硅层，腐蚀的硅层厚度约为场氧化层厚度的一半层厚度约为场氧化层厚度的一半。通常采

12、用。通常采用KOH等各向异等各向异性腐蚀法，在性腐蚀法，在硅表面形成倾斜硅表面形成倾斜60度左右的侧墙。度左右的侧墙。n 随后再淀积随后再淀积第二层第二层SiO2缓冲层和缓冲层和Si3N4层层，并采用，并采用CVD方方法在上面淀积一层法在上面淀积一层SiO2。n 各向异性各向异性腐蚀腐蚀CVD SiO2层以后，只剩下侧墙部分。层以后，只剩下侧墙部分。n 在在SiO2侧墙保护下腐蚀侧墙保护下腐蚀Si3N4和和SiO2层直至露出硅，然后层直至露出硅，然后再再去除去除CVD SiO2侧墙侧墙，形成由，形成由Si3N4和和SiO2层包围的平台。层包围的平台。n进行沟道阻挡层注入和进行沟道阻挡层注入和场

13、场SiO2层生长。层生长。n 最后去除最后去除Si3N4和缓冲和缓冲SiO2层。层。侧墙掩蔽隔离侧墙掩蔽隔离 浅槽隔离浅槽隔离(STI)是一种全新的是一种全新的MOS集成电路集成电路隔离方法，它可以在隔离方法，它可以在全平坦化的条件下使鸟全平坦化的条件下使鸟嘴区的宽度接近零，目前己成为嘴区的宽度接近零，目前己成为0.25 m以下以下集成电路生产过程中的标准器件隔离技术。集成电路生产过程中的标准器件隔离技术。浅槽隔离的工艺：浅槽隔离的工艺：n 首先利用高各向异性的干法刻蚀工艺在隔首先利用高各向异性的干法刻蚀工艺在隔离区刻蚀出深度较浅的离区刻蚀出深度较浅的(0.3 0.6m)的沟槽的沟槽n 用用C

14、VD方法进行二氧化硅填充方法进行二氧化硅填充n 用用CMP方法除去多余的方法除去多余的SiO2层和层和Si3N4层，层，达到在硅片上选择性保留厚氧化层的目的。达到在硅片上选择性保留厚氧化层的目的。浅槽隔离浅槽隔离(STI，Shallow Trench Isolation)在传统的双极集成电路中的隔离主要是采用在传统的双极集成电路中的隔离主要是采用结隔离结隔离，结隔离已经成为，结隔离已经成为双极集成电路的标准埋收集极工艺的重要组成部分。双极集成电路的标准埋收集极工艺的重要组成部分。10.1.2 双极集成电路中的隔离双极集成电路中的隔离 在外延层上淀积在外延层上淀积SiO2并进行光刻和刻蚀，去除光

15、刻胶露出隔离区上的并进行光刻和刻蚀，去除光刻胶露出隔离区上的Si，随后进行硼扩散，形成随后进行硼扩散，形成p型隔离区。在硅衬底上形成了许多由反偏型隔离区。在硅衬底上形成了许多由反偏p-n结隔结隔离开的孤立的外延岛。离开的孤立的外延岛。由于需要扩透整个由于需要扩透整个n型层，因此硼的隔离扩散是双极工艺中最费时的。型层，因此硼的隔离扩散是双极工艺中最费时的。结隔离的工艺简单，但存在两个主要问题：结隔离的工艺简单，但存在两个主要问题：n 隔离区较宽隔离区较宽。硼的横向扩散显著，横向扩散的距离是纵向扩散距离的。硼的横向扩散显著，横向扩散的距离是纵向扩散距离的7580，p型隔离区的宽度一般是型隔离区的宽

16、度一般是n层深度的层深度的2倍，使集成电路的有倍，使集成电路的有效面积减少，对提高集成电路的集成度不利。效面积减少，对提高集成电路的集成度不利。n 隔离扩散引入较大的收集区隔离扩散引入较大的收集区-衬底和收集区衬底和收集区-基区基区电容电容，不利于集成电，不利于集成电路速度的提高。路速度的提高。1、CMOS集成电路中的阱集成电路中的阱 CMOS集成电路中必须在同一硅片上制备集成电路中必须在同一硅片上制备n沟和沟和p沟器件，而沟器件，而pMOS需需要在要在n型硅衬底上制备，型硅衬底上制备，nMOS需要在需要在p型硅衬底上制备，因此必须在衬型硅衬底上制备，因此必须在衬底上制备与硅衬底导电类型相反的

17、掺杂区域。底上制备与硅衬底导电类型相反的掺杂区域。在在硅衬底上形成的、掺杂类型与硅衬底相反的区域称为阱硅衬底上形成的、掺杂类型与硅衬底相反的区域称为阱(well)。阱通常是通过注入或扩散工艺形成的，掺杂为阱通常是通过注入或扩散工艺形成的，掺杂为n型称为型称为n阱，掺杂为阱，掺杂为p型型的称为的称为p阱，而在同一硅片上形成阱，而在同一硅片上形成n阱和阱和p阱的称为双阱阱的称为双阱(twin-well)。10.2 CMOS集成电路中的工艺集成集成电路中的工艺集成10.2.1 MOS集成电路的发展集成电路的发展10.2.2 CMOS工艺中的基本模块及对器件性能的影响工艺中的基本模块及对器件性能的影响

18、 p阱阱CMOS是最早应用于集成电路制备工艺中的。是最早应用于集成电路制备工艺中的。原始硅衬底采用原始硅衬底采用n型，注入型，注入p型杂质形成型杂质形成p阱。阱的掺杂浓度比衬底掺杂阱。阱的掺杂浓度比衬底掺杂浓度高，但由于电子迁移率比空穴迁移率高，浓度高，但由于电子迁移率比空穴迁移率高，p阱工艺阱工艺容易实现两种容易实现两种MOS器件的性能匹配器件的性能匹配。p阱阱CMOS工艺工艺适于制备静态逻辑电路适于制备静态逻辑电路。p阱阱CMOSn阱阱CMOS 在在n阱工艺中，阱工艺中，pMOS器件制作在掺杂浓度较高的器件制作在掺杂浓度较高的n阱内，而阱内，而nMOS器件则器件则制作在掺杂浓度较低的衬底上

19、，因此制作在掺杂浓度较低的衬底上，因此n阱工艺易于获得高性能的阱工艺易于获得高性能的nMOS器件。器件。在在l2m工艺中，工艺中，n阱工艺阱工艺常用于微处理器、常用于微处理器、DRAM等的设计等的设计。典型的双阱工艺流程：典型的双阱工艺流程：n先在硅衬底上生长一层薄氧化层和氮化硅阻挡层，然先在硅衬底上生长一层薄氧化层和氮化硅阻挡层，然后进行光刻、刻蚀，露出后进行光刻、刻蚀，露出n阱区并离子注入磷。阱区并离子注入磷。n在在n阱区生长约阱区生长约350nm的厚氧化层，氮化硅保护的厚氧化层，氮化硅保护n阱以阱以外的区域不会氧化。外的区域不会氧化。n去除氮化硅层，露出去除氮化硅层，露出p阱区，注入硼，

20、由于阱区，注入硼，由于n阱区上有阱区上有厚氧化层覆盖，阻挡离子注入，因此可以自对准地在厚氧化层覆盖，阻挡离子注入，因此可以自对准地在n阱以外的区域形成阱以外的区域形成p阱。阱。n进行退火，使双阱中的杂质同时推进。这样形成的双进行退火，使双阱中的杂质同时推进。这样形成的双阱只需一次光刻，避免了多次光刻的对准难题。阱只需一次光刻，避免了多次光刻的对准难题。双阱双阱CMOS双阱双阱CMOS工艺在极轻掺杂的外延硅衬底上分别形成工艺在极轻掺杂的外延硅衬底上分别形成n阱和阱和p阱，如图。阱，如图。在在通常的工艺通常的工艺中，阱是通过中，阱是通过离子注入后推进离子注入后推进到所需的深度形成的，到所需的深度形

21、成的，阱中的杂质在推进过程中，在纵向扩散的同时也存在着阱中的杂质在推进过程中，在纵向扩散的同时也存在着横向扩散横向扩散，横，横向扩散不利于集成度的提高。向扩散不利于集成度的提高。因此，采用因此，采用高能离子注入将杂质直接注入到所需深度，从而避免了高能离子注入将杂质直接注入到所需深度，从而避免了杂质的严重横向扩散。杂质的严重横向扩散。利用高能注入形成的阱，利用高能注入形成的阱，表面处的杂质浓度较低，通常称为反向阱表面处的杂质浓度较低，通常称为反向阱。不同阱之间横向扩散少，阱表面杂质浓度较低，有利于器件特性的改不同阱之间横向扩散少，阱表面杂质浓度较低，有利于器件特性的改善。善。反向阱反向阱 由于需

22、要在同一衬底上制备由于需要在同一衬底上制备nMOS和和pMOS，CMOS集成电路中集成电路中多晶硅栅电极多晶硅栅电极掺杂类型掺杂类型的选择是一个关键问题。的选择是一个关键问题。对于逻辑电路，希望对于逻辑电路，希望n沟和沟和p沟器件具有数值相同的阈值电压。沟器件具有数值相同的阈值电压。采用采用n+多晶硅作为栅电极多晶硅作为栅电极，n+多晶硅材料与多晶硅材料与n型衬底和型衬底和p型衬底间的功函数不对型衬底间的功函数不对称。称。nMOS很容易达到所需的阈值电压很容易达到所需的阈值电压VTn，但是对于，但是对于pMOS器件，由于功函数的器件，由于功函数的非对称性，通常需要对沟道注入一浅层硼，调整阈值（

23、阈值调整注入）。这类器非对称性，通常需要对沟道注入一浅层硼，调整阈值（阈值调整注入）。这类器件的穿透效应显著，使件的穿透效应显著，使pMOS的漏电流增大，芯片功耗增加。的漏电流增大，芯片功耗增加。采用采用p+多晶硅作为栅电极多晶硅作为栅电极，pMOS很容易达到所需的阈值电压，由于功函数的很容易达到所需的阈值电压，由于功函数的非对称性，非对称性，nMOS的阈值电压难以调整，必须采用补偿的方法。同样会引起的阈值电压难以调整，必须采用补偿的方法。同样会引起nMOS器件性能的退化。器件性能的退化。2、CMOS集成电路中的栅电极集成电路中的栅电极多晶硅栅电极的掺杂多晶硅栅电极的掺杂 理想的方法是采用理想

24、的方法是采用双掺杂多晶硅栅工艺双掺杂多晶硅栅工艺，在同一芯片上分别使用，在同一芯片上分别使用n+和和p+多晶硅栅电极，即多晶硅栅电极，即nMOS采用采用n+多晶硅栅电极，多晶硅栅电极，pMOS采用采用p+多晶硅栅电极。这样可以多晶硅栅电极。这样可以使得使得nMOS与与pMOS在阈值电压、沟道长度、在阈值电压、沟道长度、沟道掺杂等多方面对称。沟道掺杂等多方面对称。在双掺杂工艺中，首先淀积和刻蚀的是在双掺杂工艺中，首先淀积和刻蚀的是非掺杂的多晶硅，非掺杂的多晶硅，随后随后多多晶硅的掺杂和相应的源漏区域的掺杂同时完成。晶硅的掺杂和相应的源漏区域的掺杂同时完成。双掺杂多晶硅栅工艺双掺杂多晶硅栅工艺 在

25、传统的在传统的CMOS器件中，源漏区只是一个单一的器件中，源漏区只是一个单一的pn结，随着器件特征结，随着器件特征尺寸的不断缩小，尺寸的不断缩小，CMOS集成电路的源漏结构逐渐变得越来越复杂。集成电路的源漏结构逐渐变得越来越复杂。3、CMOS集成电路中的漏源结构集成电路中的漏源结构轻掺杂源漏结构轻掺杂源漏结构(LDD)：多晶硅栅边缘到漏端是轻掺杂的多晶硅栅边缘到漏端是轻掺杂的LDD区，区，可可承受源漏之间的高电压承受源漏之间的高电压。通过优化。通过优化LDD区域的电荷和长度，可以使源漏的穿通电区域的电荷和长度，可以使源漏的穿通电压达到最大值。压达到最大值。源漏结构的发展源漏结构的发展源漏扩展结

26、构源漏扩展结构(S/D extension)：随着器件特征尺寸的进一步缩小，为了获得更浅的结随着器件特征尺寸的进一步缩小，为了获得更浅的结深和更高的掺杂浓度以改善器件的特性、抑制短沟效应，深和更高的掺杂浓度以改善器件的特性、抑制短沟效应，出现了源漏扩展结构，其中超浅的扩展区用以形成浅结，出现了源漏扩展结构，其中超浅的扩展区用以形成浅结，抑制短沟效应；较深的源漏区用以形成好的欧姆接触、抑制短沟效应；较深的源漏区用以形成好的欧姆接触、降低接触电阻。降低接触电阻。利用大角度倾斜注入反型杂质的技术：利用大角度倾斜注入反型杂质的技术：进一步降低短沟效应、降低源漏扩展区的横扩、提高进一步降低短沟效应、降低

27、源漏扩展区的横扩、提高杂质分布的梯度以降低源漏串联电阻，在源漏扩展区周杂质分布的梯度以降低源漏串联电阻，在源漏扩展区周围形成反型掺杂区，其杂质分布截面类似于晕环围形成反型掺杂区，其杂质分布截面类似于晕环(halo)和袋状结构。和袋状结构。(1)采用采用Si+或或Ge+注入，使注入，使Si衬底的注入区衬底的注入区预非晶化预非晶化。预非晶化的结果使晶。预非晶化的结果使晶体表面取向杂乱，从而体表面取向杂乱，从而降低沟道效应降低沟道效应。(2)极低能量下的极低能量下的BF2或或B注入注入(10kev)。由于注入。由于注入BF2时存在氟，通过退时存在氟，通过退火去除缺陷较困难，所以通常选用火去除缺陷较困

28、难，所以通常选用B的极低能注入的极低能注入效果较好。效果较好。(3)退火通常采用退火通常采用快速热退火快速热退火(RTA：Rapid Thermal Annealing)。随着器件特征尺寸的缩小，必须随着器件特征尺寸的缩小，必须缩小源漏结深缩小源漏结深以抑制短沟效应以抑制短沟效应并提高器并提高器件间隔离性能。件间隔离性能。由于由于B的质量较轻，注入的质量较轻，注入B后，杂质分布会出观较长的拖尾，即存在沟后，杂质分布会出观较长的拖尾，即存在沟道效应，因此道效应，因此制备浅的制备浅的p+/n结要比结要比n+/p结困难结困难。在在0.25m以下的工艺中通常采用注入以下的工艺中通常采用注入BF2，但仍

29、然存在不可忽略的杂质，但仍然存在不可忽略的杂质分布拖尾。因此，进行了大量研究以获得超浅、高激活、低缺陷的分布拖尾。因此，进行了大量研究以获得超浅、高激活、低缺陷的pn结。结。4、自对准结构和接触、自对准结构和接触 自对准技术是利用单一掩模版在硅片上形成多层自对准结构的技术，自对准技术是利用单一掩模版在硅片上形成多层自对准结构的技术，不仅工艺简化，且消除了多块掩模版之间的对准容差。随着器件特征不仅工艺简化，且消除了多块掩模版之间的对准容差。随着器件特征尺寸的不断缩小，自对准技术已经成为一种常用的工艺方法。尺寸的不断缩小，自对准技术已经成为一种常用的工艺方法。最早发展起来和最常用的自对准技术是最早

30、发展起来和最常用的自对准技术是源漏的自对准注入（也称为源漏的自对准注入（也称为硅栅自对准）硅栅自对准），即，即在多晶硅栅的掩蔽下自对准地进行源漏区的杂质注在多晶硅栅的掩蔽下自对准地进行源漏区的杂质注入，并同时完成多晶硅栅的杂质注入入，并同时完成多晶硅栅的杂质注入。自对准的多晶硅栅避免了采用铝栅时多次光刻引起的栅极错位。自对准的多晶硅栅避免了采用铝栅时多次光刻引起的栅极错位。图图(a)，进行源、漏区注入以形成，进行源、漏区注入以形成pn结。结。图图(b)，淀积，淀积50-l00nm的的Ti薄膜。薄膜。图图(c)，在，在N2气氛中，气氛中，500-600退火，退火，金属金属Ti与硅或与硅或多晶硅接

31、触的地方发生反应形成多晶硅接触的地方发生反应形成 TiSix，而在金属与，而在金属与非硅的接触区域则不会发生反应。非硅的接触区域则不会发生反应。去除未反应的金属去除未反应的金属Ti，则，则多晶硅栅、源漏区等区多晶硅栅、源漏区等区域完全被硅化物覆盖，域完全被硅化物覆盖，而其他没有露出硅层的区域而其他没有露出硅层的区域则不存在硅化物，从而实现了则不存在硅化物，从而实现了自对准的硅化物生长。自对准的硅化物生长。最后进行最后进行第二次高温退火以进一步降低硅化物的第二次高温退火以进一步降低硅化物的薄层电阻薄层电阻。TiSi2自对准工艺自对准工艺 在在自对准硅化物工艺自对准硅化物工艺中，在中，在MOSFE

32、T的整个源、漏区和多晶硅栅上自对准地形成的整个源、漏区和多晶硅栅上自对准地形成低电阻率的金属硅化物薄膜。低电阻率的金属硅化物薄膜。10.2.3 双阱双阱CMOS IC 工艺流程工艺流程(1)硅片硅片准备：一般采用准备：一般采用轻掺杂轻掺杂p形形(100)硅片硅片。(2)阱的制备：热氧化阱的制备：热氧化SiO2缓冲层，缓冲层，LPCVD Si3N4。第一次光刻形成第一次光刻形成n阱，阱，如图如图(a)。n阱注入，阱注入，先注入先注入P，然后注入，然后注入As。两次注入可以。两次注入可以保证退火后阱区的均匀性，同时有利于防止穿通以保证退火后阱区的均匀性，同时有利于防止穿通以及场区开启。及场区开启。

33、对对n阱进行氧化阱进行氧化，形成较厚的氧化层，作为，形成较厚的氧化层，作为p阱注阱注入时的掩蔽层。入时的掩蔽层。p阱阱B注入，进行退火以使杂质推进到所需要的深注入，进行退火以使杂质推进到所需要的深度。度。最后双阱的深度约为最后双阱的深度约为1.8m。(3)场区隔离：场区隔离：不同的隔离方式，具有不同的流程。不同的隔离方式，具有不同的流程。对于对于LOCOS隔离隔离，首先生长，首先生长SiO2缓冲层并缓冲层并LPCVD Si3N4。第二次光刻形成场区，反应离子刻蚀第二次光刻形成场区，反应离子刻蚀Si3N4。进行进行场区注入场区注入及及场区氧化场区氧化以以防止场区开启防止场区开启。对于对于浅槽隔离

34、浅槽隔离STI，首先进行第二次光刻形成场区。，首先进行第二次光刻形成场区。刻蚀沟槽和场区注入。刻蚀沟槽和场区注入。CVD淀积二氧化硅。淀积二氧化硅。CMP平坦化。平坦化。(4)CMOS器件的形成器件的形成：阈值调整注入阈值调整注入：首先生长屏蔽氧化层并进行光刻，进行阈值首先生长屏蔽氧化层并进行光刻，进行阈值调整注入，若采用调整注入，若采用p+多晶硅栅，对多晶硅栅，对nMOS进行进行阈值调整注入，注入离子为阈值调整注入，注入离子为P。去胶和屏蔽氧。去胶和屏蔽氧化层。化层。形成栅：形成栅：生长薄栅氧化层并淀积多晶硅，进行光刻，生长薄栅氧化层并淀积多晶硅，进行光刻，形成栅电极图形，刻蚀多晶硅，形成栅

35、。形成栅电极图形，刻蚀多晶硅，形成栅。源漏形成源漏形成：光刻光刻n形注入区，露出所有形注入区，露出所有nMOS有源区，对有源区，对于于LDD结构进行结构进行nMOS的的LDD注入。注入。光刻光刻p形注入区，露出所有形注入区，露出所有pMOS有源区，对有源区，对于于LDD结构进行结构进行pMOS的的LDD注入。注入。淀积二氧化硅，并各向异性刻蚀形成侧墙。淀积二氧化硅，并各向异性刻蚀形成侧墙。预非晶化离子注入预非晶化离子注入，注入，注入Si或或Ge，以利于浅结的，以利于浅结的形成。形成。n+注入区光刻，并注入区光刻，并对对nMOS进行源漏重掺杂注入进行源漏重掺杂注入，同时形成同时形成n+多晶硅栅多

36、晶硅栅和和pMOS的的n+体区引出体区引出。p+注入区光刻，并注入区光刻，并对对pMOS进行源漏重掺杂注入进行源漏重掺杂注入，同时形成同时形成nMOS管的管的p+体区引出体区引出。若采用双掺杂多。若采用双掺杂多晶硅栅还形成了晶硅栅还形成了p+多晶硅栅注入多晶硅栅注入。快速热退火以进行杂质激活。快速热退火以进行杂质激活。溅射金属溅射金属Ti或或Co，进行自对准硅化物工艺，形成，进行自对准硅化物工艺，形成接触。接触。(5)多层金属互联多层金属互联。(6)后部封装工艺后部封装工艺。10.3 双极集成电路的工艺集成双极集成电路的工艺集成10.3.1 双极集成电路工艺的发展双极集成电路工艺的发展10.3

37、.2 标准埋层双极集成电路工艺流程标准埋层双极集成电路工艺流程 早期的平面双极集成电路工艺主早期的平面双极集成电路工艺主要采用反偏要采用反偏pn结隔离，主要有：结隔离，主要有：标准埋层双极晶体管标准埋层双极晶体管SBC 收集区扩散隔离双极晶体管收集区扩散隔离双极晶体管CDI 三扩散层双极晶体管三扩散层双极晶体管右图为三种晶体管的结构图。右图为三种晶体管的结构图。（1）衬底准备）衬底准备 衬底通常采用轻掺杂的衬底通常采用轻掺杂的p形硅，掺杂浓度一般在形硅，掺杂浓度一般在1015cm-3的量级。的量级。为了和为了和CMOS工艺兼容，选用工艺兼容，选用(100)晶向衬底。晶向衬底。（2）埋层的制备）

38、埋层的制备 为了减少双极晶体管收集区的串联电阻，并减少寄生为了减少双极晶体管收集区的串联电阻，并减少寄生pnp晶体管的影响，在作为双极晶体管的收集区的外延层晶体管的影响，在作为双极晶体管的收集区的外延层和衬底之间通常要制作和衬底之间通常要制作n+埋层。首先在衬底上生长二氧埋层。首先在衬底上生长二氧化硅，并进行第一次光刻，刻蚀露出埋层区域，然后注化硅，并进行第一次光刻，刻蚀露出埋层区域，然后注入入n型杂质，随后退火激活杂质，如图型杂质，随后退火激活杂质，如图(a)。最理想的埋。最理想的埋层杂质是层杂质是As。（3）外延生长技术）外延生长技术 用湿法去除全部二氧化硅层后，外延生长一层轻掺杂的硅，作

39、为双极晶体管用湿法去除全部二氧化硅层后，外延生长一层轻掺杂的硅，作为双极晶体管的收集区，整个双极晶体管制作在该外延层上的，如图的收集区，整个双极晶体管制作在该外延层上的，如图(b)。（4）隔离区的形成）隔离区的形成 生长一层二氧化硅，随后进行第二次光刻，刻出隔离区，并刻蚀掉隔离区上生长一层二氧化硅，随后进行第二次光刻，刻出隔离区，并刻蚀掉隔离区上的氧化层。随后预淀积硼，退火使杂质推进到所需要的深度，形成的氧化层。随后预淀积硼，退火使杂质推进到所需要的深度，形成p形隔离区。形隔离区。在硅衬底上形成了许多由反偏在硅衬底上形成了许多由反偏pn结隔离开的孤立的外延岛，如图结隔离开的孤立的外延岛，如图(

40、c)，从而实现，从而实现器件间的电绝缘。器件间的电绝缘。（5）深收集极接触）深收集极接触 为了降低收集极串联电阻，需要制备重掺杂的为了降低收集极串联电阻，需要制备重掺杂的n形接触。进行第三次光刻，形接触。进行第三次光刻，刻蚀出收集极，注入磷，退火激活，如图刻蚀出收集极，注入磷，退火激活，如图(d)。（6）基区的形成基区的形成 第四次光刻刻蚀出基区，然后注入硼，退火使其扩散形成基区。由于基区的第四次光刻刻蚀出基区，然后注入硼，退火使其扩散形成基区。由于基区的掺杂及其分布直接影响着器件的电流增益、截止频率等特性，因此注入硼的能掺杂及其分布直接影响着器件的电流增益、截止频率等特性，因此注入硼的能量和

41、剂量需要加以特别控制，如图量和剂量需要加以特别控制，如图(e)。（7）发射区的形成）发射区的形成 在基区生长一层氧化层，进行第五次光刻，刻蚀出发射区，进行磷扩散或砷在基区生长一层氧化层，进行第五次光刻，刻蚀出发射区，进行磷扩散或砷注入，并退火形成发射区，如图注入，并退火形成发射区，如图(f)。（8）金属接触和互联）金属接触和互联 淀积淀积SiO2后，进行第六次光刻，刻蚀出接触孔，以实现电极的引出。接触孔后，进行第六次光刻，刻蚀出接触孔，以实现电极的引出。接触孔中溅射金属形成欧姆接触和互联引线。随后进行第七次光刻，形成金属互联。中溅射金属形成欧姆接触和互联引线。随后进行第七次光刻，形成金属互联。

42、（9）后部封装工艺）后部封装工艺1 先进的隔离技术先进的隔离技术 器件之间的隔离是集成电路的重要环节。双极集成电路中最为常用，也器件之间的隔离是集成电路的重要环节。双极集成电路中最为常用，也是最简单的手段是利用是最简单的手段是利用pn结隔离，但是这种隔离的缺点是所需面积大、寄结隔离，但是这种隔离的缺点是所需面积大、寄生电容大，不适合于高速、高集成度的集成电路。生电容大，不适合于高速、高集成度的集成电路。深槽隔离是在器件之间刻出深度大于深槽隔离是在器件之间刻出深度大于3m的沟槽，随后采用二氧化硅或的沟槽，随后采用二氧化硅或多晶硅回填，并采用多晶硅回填，并采用CMP使之平坦化。使之平坦化。深槽隔离

43、技术大大地减少了器件面积和反射极深槽隔离技术大大地减少了器件面积和反射极-衬底间的寄生电容，能衬底间的寄生电容，能显著提高双极集成电路的集成度和速度。深槽隔离还能增大双极晶体管收显著提高双极集成电路的集成度和速度。深槽隔离还能增大双极晶体管收集极之间的击穿电压。但是深槽隔离的缺点是工艺复杂、成本较高。集极之间的击穿电压。但是深槽隔离的缺点是工艺复杂、成本较高。10.3.3 其他先进的双极集成电路工艺流程其他先进的双极集成电路工艺流程2 多晶硅发射极多晶硅发射极 采用多晶硅形成发射区接触可以大大改善晶体管的电流增益和缩小器件采用多晶硅形成发射区接触可以大大改善晶体管的电流增益和缩小器件的纵向尺寸

44、，获得更浅的发射结。的纵向尺寸，获得更浅的发射结。多晶硅发射极技术是在发射区上直接淀积一层多晶硅，并对多晶硅进行多晶硅发射极技术是在发射区上直接淀积一层多晶硅，并对多晶硅进行掺杂和退火，使杂质扩散到单晶硅形成发射区，并把这层多晶硅作为发射掺杂和退火，使杂质扩散到单晶硅形成发射区，并把这层多晶硅作为发射区的接触。这样形成的发射区深度约为区的接触。这样形成的发射区深度约为200nm，基区深度在，基区深度在100nm左右。左右。多晶硅发射极技术的作用在于控制单晶硅发射区表面的有效复合速率多晶硅发射极技术的作用在于控制单晶硅发射区表面的有效复合速率S0。3 自对准发射极和基区接触自对准发射极和基区接触

45、 利用自对准技术实现发射区和基区的接触可以不需要进行两次光刻，而利用自对准技术实现发射区和基区的接触可以不需要进行两次光刻，而是直接自对准形成，从而不存在光刻版之间的套刻问题，有效地减少了器是直接自对准形成，从而不存在光刻版之间的套刻问题，有效地减少了器件内部电极之间的距离。双极自对准技术采用双层多晶硅，其结构如图。件内部电极之间的距离。双极自对准技术采用双层多晶硅，其结构如图。第一层多晶硅第一层多晶硅poly1是作为基极的是作为基极的p+多晶硅，第二层多晶硅多晶硅，第二层多晶硅poly2是作为发射是作为发射区及其接触的区及其接触的n+多晶硅。多晶硅。在隔离完成之后，刻蚀掉有源区的二氧化硅，在

46、隔离完成之后，刻蚀掉有源区的二氧化硅，随后淀积一层多晶硅随后淀积一层多晶硅poly1，重掺杂，重掺杂p型杂质硼。型杂质硼。化学气相沉积一层化学气相沉积一层SiO2，如图，如图(a)。采用各向异性的干法刻蚀去除发射区上的二采用各向异性的干法刻蚀去除发射区上的二氧化硅和多晶硅，如图氧化硅和多晶硅，如图(b)。高温氧化使发射区窗口和多晶硅侧壁上形成高温氧化使发射区窗口和多晶硅侧壁上形成一层二氧化硅，由于多晶硅的氧化速度较快，一层二氧化硅，由于多晶硅的氧化速度较快，因此多晶硅上的氧化层较厚，如图因此多晶硅上的氧化层较厚，如图(c)。双层多晶硅自对准发射极和基区接触工艺的过程双层多晶硅自对准发射极和基区

47、接触工艺的过程 干法刻蚀形成侧墙，用于隔离开基极干法刻蚀形成侧墙，用于隔离开基极和发射极，其厚度和质量非常重要。随和发射极，其厚度和质量非常重要。随后进行基区的硼注入，如图后进行基区的硼注入，如图(d)。在发射区去除二氧化硅并清洗后，淀在发射区去除二氧化硅并清洗后，淀积多晶硅积多晶硅poly2并进行重并进行重n型掺杂，形成型掺杂，形成发射极，通过快速热退火，利用发射极，通过快速热退火，利用poly2中中杂质的外推形成发射区如图杂质的外推形成发射区如图(e)。从而实现自对准的发射极和基极接触。从而实现自对准的发射极和基极接触。10.4 BiCMOS的工艺集成的工艺集成 BiCMOS是把双极器件和

48、是把双极器件和CMOS器件同时集成在同一芯片上，取长补短，集中了双极晶体管和器件同时集成在同一芯片上，取长补短，集中了双极晶体管和CMOS器件的优点，为高速、高性能超大规模集成电路的发展开辟了一条崭新的道路。器件的优点，为高速、高性能超大规模集成电路的发展开辟了一条崭新的道路。BiCMOS技术，利用技术，利用CMOS器件制作高集成度、低功耗的部分，而利用双极器件制作输入和输出部分或者器件制作高集成度、低功耗的部分，而利用双极器件制作输入和输出部分或者高速部分。高速部分。目前开发的目前开发的BiCMOS工艺主要有两类：一是以工艺主要有两类：一是以CMOS工艺为基础的工艺为基础的BiCMOS工艺，

49、主要包括工艺，主要包括p阱阱BiCMOS、n阱阱BiCMOS，这种工艺对于保障，这种工艺对于保障CMOS器件的性能有利。另一类是以标准双极工器件的性能有利。另一类是以标准双极工艺为基础的艺为基础的BiCMOS工艺，其中包括双阱工艺，其中包括双阱BiCMOS工艺等，这种工艺比较有利于保障双极晶体管工艺等，这种工艺比较有利于保障双极晶体管部分，因此以以标准双极工艺为基础的部分，因此以以标准双极工艺为基础的BiCMOS工艺较为常用。工艺较为常用。10.4.1 以以CMOS工艺为基础的工艺为基础的BiCMOS的工艺的工艺 图示出了以图示出了以n阱阱CMOS工艺为基础的工艺为基础的BiCMOS的基本结构

50、，采用在的基本结构，采用在p+Si上外延上外延p-层的衬底，其中层的衬底，其中nMOS直接在直接在p-层上制备，层上制备，pMOS则制作在则制作在n阱中。阱中。MOS器件仍然采用多晶硅栅。器件仍然采用多晶硅栅。npn双极晶体管也双极晶体管也制作在制作在n阱中，利用阱中，利用n阱作为阱作为npn双极晶体管的收集区。和双极晶体管的收集区。和CMOS工艺相比，需要增加工艺相比，需要增加p型基区的光型基区的光刻和杂质注入，其他许多工艺步骤则可以在刻和杂质注入，其他许多工艺步骤则可以在MOS和双极间共享，如和双极间共享，如n+漏源掺杂同时用于形成发射漏源掺杂同时用于形成发射极和收集极接触，极和收集极接触