抢答器电路的设计方案.pptx

1、数字电子技术数字电子技术2022-11-151任务任务3.1 认识认识RS触发器触发器任务任务3.2 认识认识D触发器触发器任务任务3.3 认识认识JK触发器触发器任务任务3.4 触发器的相互转换触发器的相互转换抢答器电路的设计抢答器电路的设计项目项目 3 3小小 结结数字电子技术数字电子技术2022-11-152项目项目 3 3 抢答器电路的设计抢答器电路的设计任务任务3.1 认识认识 RS 触发器触发器 学习目标：学习目标：认识由认识由与非门构成的基本门构成的基本 RS 触发器的电路触发器的电路结构，掌握基本结构，掌握基本RS 触发器触发器的逻辑的逻辑功能功能。了解同步了解同步 RS 触发

2、器的逻辑触发器的逻辑功能、工作特功能、工作特点及其点及其特性方程特性方程。数字电子技术数字电子技术2022-11-153项目项目 3 3 抢答器电路的设计抢答器电路的设计 Flip-Flop，简写为，简写为 FF，又称双稳态触发器。，又称双稳态触发器。一个触发器可存储一个触发器可存储 1 位二进制数码位二进制数码一、触发器概述一、触发器概述1.基本基本特点特点(1)具有两个在逻辑上互反的输出端具有两个在逻辑上互反的输出端 Q 和和 Q，且这两个输出端，且这两个输出端具有两个稳定状态具有两个稳定状态(简称稳态简称稳态)。当。当 Q=0 0、Q=1 1时，称为时，称为 0 0 状态；状态；Q=1

3、1，Q=0 时，称为时，称为 1 1 状态。状态。(2)在输入信号作用下，触发器的两个稳定状态可相互转换在输入信号作用下，触发器的两个稳定状态可相互转换 (称为状态的翻转称为状态的翻转)。输入信号消失后，新状态可长期输入信号消失后，新状态可长期 保持下来，因此具有记忆功能，可存储二进制信息。保持下来，因此具有记忆功能，可存储二进制信息。数字电子技术数字电子技术2022-11-154项目项目 3 3 抢答器电路的设计抢答器电路的设计2.触发器触发器的作用的作用触发器触发器有记忆功能，有记忆功能，由它构成的电路在某时刻的输由它构成的电路在某时刻的输出不仅取决于该时刻的输入，还与电路原来状态有关。出

4、不仅取决于该时刻的输入，还与电路原来状态有关。而门电路无记忆功能，由它构成的电路在某时刻的输而门电路无记忆功能，由它构成的电路在某时刻的输出完全取决于该时刻的输入，与电路原来状态无关。出完全取决于该时刻的输入，与电路原来状态无关。触发器和门电路触发器和门电路是构成数字电路的基本单元。是构成数字电路的基本单元。数字电子技术数字电子技术2022-11-155项目项目 3 3 抢答器电路的设计抢答器电路的设计根据逻辑功能不同分为根据逻辑功能不同分为 RS 触发器触发器 D 触发器触发器 JK 触发器触发器 T 触发器触发器 T 触发器触发器 根据触发方式不同分为根据触发方式不同分为 电平触发器电平触

5、发器 边沿触发器边沿触发器 根据电路结构不同分为根据电路结构不同分为 4.触发器逻辑功能的描述方法触发器逻辑功能的描述方法 主要有特性表、特性方程、激励表主要有特性表、特性方程、激励表 (又称驱动又称驱动表表)、状态转换图和波形图、状态转换图和波形图(又称时序图又称时序图)等。等。基本基本 RS 触发器触发器 同步触发器同步触发器 边沿触发器边沿触发器 3.触发器的类型触发器的类型 数字电子技术数字电子技术2022-11-156项目项目 3 3 抢答器电路的设计抢答器电路的设计二、由二、由与非与非门组成的基本门组成的基本 RS 触发器触发器 1.电路组成电路组成QQSDRDG1G2QQSDRD

6、SRSDRDQQQ=1 1，Q=0 0 时，称为触发器的时，称为触发器的 1 1 状态，记为状态，记为 Q=1 1；Q=0 0，Q=1 1 时，称为触发器的时，称为触发器的 0 0 状态，记为状态，记为 Q=0 0。RD置置0 0 端，也称端，也称复 位 端。复 位 端。R 即即 Reset。SD置置1 1端，也端，也称置位端。称置位端。S 即即 Set。互补输出端，互补输出端，正常工作时，正常工作时，它们的输出它们的输出状态相反。状态相反。低电平有效低电平有效 数字电子技术数字电子技术2022-11-157项目项目 3 3 抢答器电路的设计抢答器电路的设计QQSDRDG1G21 11 10

7、01 11 10 00 00 0SDRD 功功 能能 说说 明明输输 入入QQ输输 出出2.2.逻辑功能逻辑功能 0 01 11 11 11 10触发器被置触发器被置 0 触发器置触发器置 0 01 10 0数字电子技术数字电子技术2022-11-158项目项目 3 3 抢答器电路的设计抢答器电路的设计QQSDRDG1G21 11 10 01 110 00 00 0SDRD 功功 能能 说说 明明输输 入入QQ输输 出出2.逻辑功能逻辑功能QQ输输 出出1 100 01 11 11触发器被置触发器被置 1 1 触发器置触发器置 0 01 10 0 触发器置触发器置 1 10 01 1数字电子技

8、术数字电子技术2022-11-159项目项目 3 3 抢答器电路的设计抢答器电路的设计QQSDRDG1G21 11 10 01 11 10 00 00 0SDRD 功功 能能 说说 明明输输 入入QQ输输 出出2.逻辑功能逻辑功能QQ输输 出出1 11 1 触发器置触发器置 0 01 10 0 触发器置触发器置 1 10 01 1 触发器保持原状态不变触发器保持原状态不变不不 变变&G1 门输出门输出QSQ DQQ 1G2 门输出门输出QRQ DQQ 1数字电子技术数字电子技术2022-11-1510项目项目 3 3 抢答器电路的设计抢答器电路的设计QQSDRDG1G21 11 10 01 1

9、10 00 00 0SDRD 功功 能能 说说 明明输输 入入QQ输输 出出2.逻辑功能逻辑功能 输出状态输出状态不定不定(禁用禁用)不不 定定QQ输输 出出 触发器置触发器置 0 01 10 0 触发器置触发器置 1 10 01 1 触发器保持原状态不变触发器保持原状态不变不不 变变0 00 01 11 1输出既非输出既非 0 0 状态，状态，也非也非 1 1 状态。当状态。当 RD 和和 SD 同时由同时由 0 0 变变 1 1 时，时，输出状态可能为输出状态可能为 0 0，也，也可能为可能为 1 1，即输出状态，即输出状态不定。因此，这种情况不定。因此，这种情况禁用。禁用。数字电子技术数

10、字电子技术2022-11-1511项目项目 3 3 抢答器电路的设计抢答器电路的设计触发器次态触发器次态 Qn+1 与输入信号和电路原有状与输入信号和电路原有状态态（现态现态Qn）之间关系的真值表。之间关系的真值表。3.特性表特性表0 00 00 00 01 10 0Qn+1=Qn+1=1，状态错，状态错误，因此不允许。误，因此不允许。0 01 11 10 01 10 01 10 00 0触发器触发器置置 0 01 10 01 10 01 11 10 00 0触发器触发器置置 1 11 11 11 11 11 11 10 00 01 1触发器触发器保持原状态不变保持原状态不变说说 明明QnQn

11、SDRD与非与非门组成的基本门组成的基本 RS 触发器特性表触发器特性表 1 11 11 11 10 00 0Qn+10 00 01 11 11 11 10 00 01 11 1Qn+1说明：说明：SD 和和 RD 输入为低电平有效。输入为低电平有效。SD=0=0时，时，Q 被置被置0 0。RD=0=0 时，时，Q 被置被置 1 1。但。但SD 和和RD 不能同时为不能同时为0 0，否则，否则Q 和和Q 的状态不再的状态不再 互反，出现错误互反，出现错误,且当且当SD 和和RD由由0 0同时变同时变1 1时，时，Q端端的状态不定。的状态不定。数字电子技术数字电子技术2022-11-1512项目

12、项目 3 3 抢答器电路的设计抢答器电路的设计 SD 端端 和和 RD 端不能同时为端不能同时为 0 0，即，即 RD+SD=1 1称约束条件称约束条件 3.特性表特性表0 00 00 00 01 10 0Qn+1=Qn+1=1，状态错，状态错误，因此不允许。误，因此不允许。0 01 11 10 01 10 01 10 00 0触发器触发器置置 0 01 10 01 10 01 11 10 00 0触发器触发器置置 1 11 11 11 11 11 11 10 00 01 1触发器触发器保持原状态不变保持原状态不变说说 明明QnQnSDRD与非与非门组成的基本门组成的基本 RS 触发器特性表触

13、发器特性表 1 11 11 11 10 00 0Qn+10 00 01 11 11 11 10 00 01 11 1Qn+1数字电子技术数字电子技术2022-11-1513项目项目 3 3 抢答器电路的设计抢答器电路的设计 两个信号输入端信号名上的非号与信号两个信号输入端信号名上的非号与信号名构成一个不可拆分的的符号，仅表示输入名构成一个不可拆分的的符号，仅表示输入低电平有效，而不能参与非运算。低电平有效，而不能参与非运算。注意注意3.特性表特性表0 00 00 00 01 10 0Qn+1=Qn+1=1，状态错，状态错误，因此不允许。误，因此不允许。0 01 11 10 01 10 01 1

14、0 00 0触发器触发器置置 0 01 10 01 10 01 11 10 00 0触发器触发器置置 1 11 11 11 11 11 11 10 00 01 1触发器触发器保持原状态不变保持原状态不变说说 明明QnQnSDRD与非与非门组成的基本门组成的基本 RS 触发器特性表触发器特性表 1 11 11 11 10 00 0Qn+10 00 01 11 11 11 10 00 01 11 1Qn+1数字电子技术数字电子技术2022-11-1514项目项目 3 3 抢答器电路的设计抢答器电路的设计4.特性方程特性方程触发器次态触发器次态 Qn+1 与输入信号与输入信号 RD、SD 及现及现态

15、态 Qn 之间的逻辑关系表达式。之间的逻辑关系表达式。特性方程特性方程nDDnQRSQ1(约束条件约束条件)RD+SD=1 1基本基本RS触发器触发器Qn+1的卡诺图的卡诺图RDSD Qn0 01 100 0100 0111 11 10 10 0 0 0 0 1 1 1 1 1 1 0 0基本基本 RS 触发器触发器特性表特性表0 01 11 10 00 01 10 01 10 00 00 00 0QnSDRD1 10 00 01 11 10 01 10 01 11 11 11 10 01 10 0Qn+10 01 11 1不不允允许许数字电子技术数字电子技术2022-11-1515项目项目

16、3 3 抢答器电路的设计抢答器电路的设计解：解：例例 设下图中触发器初始状态为设下图中触发器初始状态为 0 0，试对应输入波形，试对应输入波形 画出画出 Q 和和 Q 的波形。的波形。保持保持初态为初态为 0 0，故保持为，故保持为 0 0。置置 0 0保保持持Q置置 1 1QQSDRDSRSDRDQ数字电子技术数字电子技术2022-11-1516项目项目 3 3 抢答器电路的设计抢答器电路的设计 基本基本 RS 触发器的两种形式比较触发器的两种形式比较功功能能归归纳纳Qn1 11 11 10 01 10 01 10 0不定不定0 00 0Qn+1SDRD不允许不允许1 11 10 00 01

17、 11 11 10 0Qn0 00 0Qn+1SDRDQQSDRDSRQQSDRDSR逻逻辑辑符符号号置置 0 0、置、置1 1 信信号号低电平有效低电平有效置置 0 0、置、置1 1 信信号号高电平有效高电平有效注注意意弄清输入弄清输入信号是低电平信号是低电平有效还是高电有效还是高电平有效。平有效。数字电子技术数字电子技术2022-11-1517项目项目 3 3 抢答器电路的设计抢答器电路的设计基本基本 RS 触发器的优缺点触发器的优缺点 优点优点缺点缺点电路简单，是构成各种触发器的基础。电路简单，是构成各种触发器的基础。1.输出受输入信号直接控制，不能定时控制。输出受输入信号直接控制，不能

18、定时控制。不易实现多个触发器的同步。不易实现多个触发器的同步。2.有约束条件。有约束条件。数字电子技术数字电子技术2022-11-1518项目项目 3 3 抢答器电路的设计抢答器电路的设计Synchronous Flip-Flop 在数字系统中，为了协调各部分有节拍地工作，常在数字系统中，为了协调各部分有节拍地工作，常常要求一些触发器在同一时刻动作。为此，必须采用同常要求一些触发器在同一时刻动作。为此，必须采用同步脉冲，使这些触发器在同步脉冲作用下根据输入信号步脉冲，使这些触发器在同步脉冲作用下根据输入信号同时改变状态，而在没有同步脉冲输入时，触发器保持同时改变状态，而在没有同步脉冲输入时，触

19、发器保持原状态不变，这个同步脉冲称为原状态不变，这个同步脉冲称为时钟脉冲时钟脉冲 CP。具有时钟脉冲控制的触发器称为具有时钟脉冲控制的触发器称为时钟触发器时钟触发器，又称又称同步触发器同步触发器。三、同步三、同步RS触发器触发器 同步触发器同步触发器 数字电子技术数字电子技术2022-11-1519项目项目 3 3 抢答器电路的设计抢答器电路的设计QQG1G2SRG3G4CPQ3Q4工作原理工作原理 CP=0 0 时，时，G3、G4被封锁，输入信号被封锁，输入信号 R、S不起作用。基本不起作用。基本 RS 触发触发器的输入均为器的输入均为 1 1，触发器，触发器状态保持不变。状态保持不变。0

20、01 11 11.1.电路组成电路组成 基本基本 RS 触发器触发器 增加了由时钟增加了由时钟 CP 控制的门控制的门 G3、G4 三、同步三、同步RS触发器触发器 数字电子技术数字电子技术2022-11-1520项目项目 3 3 抢答器电路的设计抢答器电路的设计QQG1G2SRG3G4CPQ3Q41 1SR工作原理工作原理 CP=0 0 时，时，G3、G4被封锁，输入信号被封锁，输入信号 R、S不起作用。基本不起作用。基本 RS 触发触发器的输入均为器的输入均为 1 1，触发器，触发器状态保持不变。状态保持不变。CP=1 1 时，时，G3、G4解除封锁，将输入信号解除封锁，将输入信号 R 和

21、和 S 取取非非后送至基本后送至基本 RS 触发器的输入端。触发器的输入端。1.电路组成电路组成三、同步三、同步RS触发器触发器 数字电子技术数字电子技术2022-11-1521项目项目 3 3 抢答器电路的设计抢答器电路的设计QQ1SC11RQQG1G2SRG3G4CPQ3Q4RS功能功能 RDSD2.逻辑功能逻辑功能异步置异步置 0 0 端端 RD 和异步置和异步置1 1 端端 SD 不受不受 CP 控制。控制。实际应用中，常需要利用异步端预置触发器状实际应用中，常需要利用异步端预置触发器状态态(置置 0 0 或置或置 1 1)，预置完毕后应使，预置完毕后应使 RD=SD=1 1。SSDR

22、RDS CP R不定不定1 11 10 00 01 11 1 1 10 0Qn0 00 0Qn+1SR1 1CP0 0Qn R、S 信信号高电平号高电平有效有效 数字电子技术数字电子技术2022-11-1522项目项目 3 3 抢答器电路的设计抢答器电路的设计同步同步RS 触发器触发器 Qn+1的卡诺图的卡诺图RSQn0 01 100 0100 0111 11 1010 0 0 0 0 1 1 1 1 1 1 0 03.特性表、特性方程特性表、特性方程0 00 00 00 01 10 01 10 01 10 01 10 01 10 01 11 10 01 10 01 11 10 00 00 0

23、1 11 11 11 10 01 1Qn+1QnSR特性表特性表特性方程特性方程nnQRSQ 1RS=0 0(约束条件约束条件)CP=1 1 期间有效期间有效数字电子技术数字电子技术2022-11-1523项目项目 3 3 抢答器电路的设计抢答器电路的设计状态转换图状态转换图 4.驱动表及状态转换图驱动表及状态转换图驱动表驱动表R=0 0S =1 10 1R=S=0 0R=0 0S=R=1 1S=0 01 10 00 0S1 10 00 00 00 01 11 10 01 10 01 1RQn+1Qn 根据触发器的现态根据触发器的现态Qn和次态和次态Qn+1的取值来的取值来确定输入信号取值的关

24、确定输入信号取值的关系表，称为触发器的驱系表，称为触发器的驱动表，又称激励表。动表，又称激励表。状态转换图表示触发状态转换图表示触发器从一个状态变化到另一器从一个状态变化到另一个状态或保持原状态不变个状态或保持原状态不变时，对信号时，对信号(R、S)提出提出的要求。的要求。数字电子技术数字电子技术2022-11-1524项目项目 3 3 抢答器电路的设计抢答器电路的设计TTL锁存器四锁存器四RS 锁存器锁存器 CT74LS279 1.电路组成电路组成四、集成锁存器(a)逻辑电路一；逻辑电路一；(b)逻辑电路二；逻辑电路二；(c)逻辑符号逻辑符号数字电子技术数字电子技术2022-11-1525项

25、目项目 3 3 抢答器电路的设计抢答器电路的设计锁存器置锁存器置1 11 1锁存器锁存器保持原状态不变保持原状态不变Qn锁存器置锁存器置0 01 1锁存器状态不定，不允许锁存器状态不定，不允许2.逻辑功能逻辑功能 1 11 10 01 11 10 00 00 0SR 功功 能能 说说 明明输输 入入输输 出出Qn+1数字电子技术数字电子技术2022-11-1526项目项目 3 3 抢答器电路的设计抢答器电路的设计 任务3.2 认识D触发器 理解同步理解同步 D 触发器和边沿触发器和边沿D触发器的工作特点。触发器的工作特点。学习目标：学习目标：掌握掌握 D 触发器的触发器的逻辑功能和特性方程。逻

26、辑功能和特性方程。数字电子技术数字电子技术2022-11-1527项目项目 3 3 抢答器电路的设计抢答器电路的设计1.电路组成电路组成DQQ1S1RC1CPQQ1DDC1CP一、一、同步同步 D 触发器触发器数字电子技术数字电子技术2022-11-1528项目项目 3 3 抢答器电路的设计抢答器电路的设计2.逻辑功能逻辑功能DQQ1S1RC1CP称为称为 D 功能功能特点：特点：Qn+1 跟随跟随 D 信号变化信号变化不变不变Qn0 0置置0 0置置1 10 01 10 01 11 1说明说明Qn+1DCP同步同步 D 触发器功能表触发器功能表 工作原理工作原理 CP=0 0 时，触发器不受

27、时，触发器不受 D 端输入信号的控制。保持端输入信号的控制。保持原状态不变，原状态不变，CP=1 1 时，触发器可接受时，触发器可接受 D 端输入的信号，其状态端输入的信号，其状态翻到和翻到和 D 的状态相同。的状态相同。数字电子技术数字电子技术2022-11-1529项目项目 3 3 抢答器电路的设计抢答器电路的设计3.特性表和特性方程特性表和特性方程同步同步D触发器触发器Qn+1的卡诺图的卡诺图DQn0 01 10 10 10 0 0 0 1 1 1 1Qn+1=D无约束条件无约束条件特性方程特性方程CP=1 1 期间有效期间有效0 00 01 11 10 01 10 01 10 00 0

28、1 11 1Qn+1QnD特性表特性表 0 00 00 00 01 11 11 11 1数字电子技术数字电子技术2022-11-1530项目项目 3 3 抢答器电路的设计抢答器电路的设计4.驱动表及状态转换图驱动表及状态转换图驱动表驱动表1 10 00 00 01 10 01 11 10 01 11 10 0DQn+1Qn0 0 1 1D=1 1D=0 0D=0 0D=1 1状态转换图状态转换图 数字电子技术数字电子技术2022-11-1531项目项目 3 3 抢答器电路的设计抢答器电路的设计二、边沿二、边沿D 触发器触发器Edge-Triggered Flip-Flop 边沿触发器只能在时钟

29、脉冲边沿触发器只能在时钟脉冲 CP 上升沿上升沿(或或下降沿下降沿)时刻接收输入信号，因此，时刻接收输入信号，因此，电路状态只能电路状态只能在在 CP 上升沿上升沿(或下降沿或下降沿)时刻翻转。时刻翻转。在在 CP 的其的其他时间内，电路状态不会发生变化，这样就提高他时间内，电路状态不会发生变化，这样就提高了触发器工作的可靠性和抗干扰能力。边沿触发了触发器工作的可靠性和抗干扰能力。边沿触发器没有空翻现象。器没有空翻现象。边沿触发器边沿触发器 数字电子技术数字电子技术2022-11-1532项目项目 3 3 抢答器电路的设计抢答器电路的设计1.逻辑符号逻辑符号二、边沿二、边沿D 触发器触发器（a

30、）上升沿触发）上升沿触发 （b）下降沿触发）下降沿触发数字电子技术数字电子技术2022-11-1533项目项目 3 3 抢答器电路的设计抢答器电路的设计二、边沿二、边沿D 触发器触发器Qn+1=DCP上升沿（或下降沿）到达时刻有效上升沿（或下降沿）到达时刻有效2.特性方程特性方程数字电子技术数字电子技术2022-11-1534项目项目 3 3 抢答器电路的设计抢答器电路的设计二、边沿二、边沿D 触发器触发器3.集成边沿集成边沿D触发器触发器 TTL系列集成边沿D触发器74LS74。该芯片内含2个D触发器，它们具有各自独立的时钟触发端(CP)及置位(SD)、复位(RD)端。数字电子技术数字电子技

31、术2022-11-1535项目项目 3 3 抢答器电路的设计抢答器电路的设计双上升沿D触发器(74LS74)(a)外引线图 (b)逻辑符号1234567GND141312111098VCC2D2CP2Q1D1CPDR1DS11QQ1Q2DS2DR2C11DSR1QQ1DS1DR1(4)(3)1CP(2)1D(1)DS2DR2(11)2CP(12)2D(13)(10)(5)(6)2Q(9)Q2(8)(a)(b)二、边沿二、边沿D 触发器触发器数字电子技术数字电子技术2022-11-1536项目项目 3 3 抢答器电路的设计抢答器电路的设计CT74LS74逻辑符号逻辑符号 CT74LS74功能表功

32、能表1 10 00 0Qn0 01 11 1 置置 0 01 11 1 1 11 1保持保持0 00 0 1 11 1异步置异步置 1 11 10 01 1异步置异步置 0 00 01 10 0说说 明明Qn+1DCPSDRD不允许不允许 置置 1 1 异步置异步置 0 0 端端 RD 和异步置和异步置1 1 端端 SD 的置的置0 0、置、置1 1信号对信号对触发器的控制作用优先于触发器的控制作用优先于 CP 和和 D 的信号。的信号。CT74LS74 工作时，不允许工作时，不允许RD 和和 SD 同时取同时取0 0，应取，应取RD=SD=1 1。二、边沿二、边沿D 触发器触发器数字电子技术

33、数字电子技术2022-11-1537项目项目 3 3 抢答器电路的设计抢答器电路的设计 任务3.3 认识JK触发器 理解同步理解同步 JK 触发器和边沿触发器和边沿JK触发器的工作特点。触发器的工作特点。学习目标：学习目标：掌握掌握 JK 触发器的触发器的逻辑功能和特性方程。逻辑功能和特性方程。数字电子技术数字电子技术2022-11-1538项目项目 3 3 抢答器电路的设计抢答器电路的设计1.电路结构电路结构QQ1JJC1CP1KK逻辑符号逻辑符号一、同步JK触发器QQG1G2JKG3G4CP数字电子技术数字电子技术2022-11-1539项目项目 3 3 抢答器电路的设计抢答器电路的设计Q

34、QG1G2JKG3G4CP功能表功能表 2.逻辑功能逻辑功能称为称为 JK 功能，即功能，即 JK=0000 时，保持；时，保持；JK=1111 时，翻转；时，翻转；J K 时时 Qn+1 值与值与 J 相同。相同。1 1说明说明Qn+1KJCP不变不变Qn0 00 0置置 0 00 01 10 0翻转翻转1 11 1置置 1 11 10 01 1不变不变Qn0 0Qn工作原理工作原理 u CP=0 0 时，时，G3、G4被被封锁，都输出封锁，都输出 1 1，触发器，触发器保持原状态不变。保持原状态不变。uCP=1 1 时，时，G3、G4解解除封锁，输入除封锁，输入 J、K 端的端的信号可控制

35、触发器的状态。信号可控制触发器的状态。数字电子技术数字电子技术2022-11-1540项目项目 3 3 抢答器电路的设计抢答器电路的设计特性表特性表 同步同步JK触发器触发器Qn+1的卡诺图的卡诺图JKQn0 01 100 0100 0111 11 1010 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 03.特性表和特性方程特性表和特性方程1 10 00 01 11 11 11 11 11 11 10 01 10 00 01 11 10 00 00 01 11 11 10 00 00 00 0K0 01 10 01 10 00 0Qn+1QnJ无约束条件无约束条件nnnQKQJ

36、Q 1特性方程特性方程CP=1 1 期间有效期间有效数字电子技术数字电子技术2022-11-1541项目项目 3 3 抢答器电路的设计抢答器电路的设计4.驱动表及状态转换图驱动表及状态转换图0 0 1 1J=0 0K=J=1 1K=J=K=0 0J=K=1 1状态转换图状态转换图 驱动表驱动表0 01 1K1 10 00 00 01 10 01 11 10 01 1JQn+1Qn数字电子技术数字电子技术2022-11-1542项目项目 3 3 抢答器电路的设计抢答器电路的设计同步触发器在同步触发器在 CP=1 1 期间接收输入信号，如输入信号期间接收输入信号，如输入信号在此期间发生多次变化，其

37、输出状态也会随之发生翻转，在此期间发生多次变化，其输出状态也会随之发生翻转，这种现象称为触发器的空翻。这种现象称为触发器的空翻。空翻现象限制了同步触发器的应用。空翻现象限制了同步触发器的应用。5.同步触发器的空翻同步触发器的空翻 数字电子技术数字电子技术2022-11-1543项目项目 3 3 抢答器电路的设计抢答器电路的设计基本基本 RS 触发器触发器 输入信号接收门输入信号接收门 G3、G4 逻逻辑辑符符号号1.电路结构电路结构二、边沿二、边沿JK触发器触发器 数字电子技术数字电子技术2022-11-1544项目项目 3 3 抢答器电路的设计抢答器电路的设计特性方程特性方程CP下降沿到下降

38、沿到达时刻有效达时刻有效nnnQKQJQ 1功能表功能表 说明说明Qn+1KJCP不变不变Qn0 00 0置置 0 00 01 10 0翻转翻转1 11 1置置 1 11 10 01 1不变不变Qn0 0 1 1Qn2.逻辑功能逻辑功能数字电子技术数字电子技术2022-11-1545项目项目 3 3 抢答器电路的设计抢答器电路的设计例例 如图所示为下降沿出发边沿如图所示为下降沿出发边沿JK触发器触发器 CP、J、K 端的输端的输入电压波形，试画出输出入电压波形，试画出输出 Q 端的电压波形。设触发器的初始端的电压波形。设触发器的初始状态为状态为 Q=0 0 。解：解：Q1 10 00 01 1

39、1 11 10 00 00 01 1 JCPK 1 2 3 4 5数字电子技术数字电子技术2022-11-1546项目项目 3 3 抢答器电路的设计抢答器电路的设计3.集成边沿集成边沿 JK 触发器触发器 CT74LS112CT74LS112逻辑符号逻辑符号1 10 00 0Qn1 11 11 1在在 CP时时刻执行刻执行 JK 功能功能Qn1 11 11 11 11 10 01 11 11 10 01 10 01 11 1保持保持Qn0 0 0 01 11 1异步置异步置 1 11 10 01 1异步置异步置 0 001 10 0说说 明明Qn+1KJCPSDRD不允许不允许 CT74LS1

40、12功能表功能表异步置异步置 0 0端端 RD 和异步置和异步置 1 1 端端 SD 输入的置输入的置 0 0、置、置1 1 信号优先于信号优先于 CP 和和 J、K 端的输入信号。端的输入信号。如如 RD=SD=0 0时，时，Qn+1=Qn+1 =1 1，这既不是这既不是 0 0 状态，也不是状态，也不是 1 1 状态。因此，在使用状态。因此，在使用 CT74LS112 时，时，这种情况是不允许的。触发器工作时，应取这种情况是不允许的。触发器工作时，应取 RD=SD=1 1。数字电子技术数字电子技术2022-11-1547项目项目 3 3 抢答器电路的设计抢答器电路的设计3.集成边沿集成边沿

41、 JK 触发器触发器 CT74LS112CT74LS112逻辑符号逻辑符号 CT74LS112功能表功能表 在在 RD=SD=1 1 时，触发器在时，触发器在 CP 下降沿到达时刻才下降沿到达时刻才能接收能接收 J、K 端的输入信号。端的输入信号。RD 和和 SD 端输入的信号对触端输入的信号对触发器的控制作用优先于发器的控制作用优先于 CP 和和 J、K 端的信号。端的信号。1 10 00 0Qn1 11 11 1在在 CP时时刻执行刻执行 JK 功能功能Qn1 11 11 11 11 10 01 11 11 10 01 10 01 11 1保持保持Qn0 0 0 01 11 1异步置异步置

42、 1 11 10 01 1异步置异步置 0 001 10 0说说 明明Qn+1KJCPSDRD不允许不允许数字电子技术数字电子技术2022-11-1548项目项目 3 3 抢答器电路的设计抢答器电路的设计 任务3.4 触发器的相互转换 认识认识T触发器和触发器和T 触发器触发器的逻辑的逻辑功能。功能。学习目标：学习目标：掌握掌握 不同功能触发器相互转换的方法。不同功能触发器相互转换的方法。数字电子技术数字电子技术2022-11-1549项目项目 3 3 抢答器电路的设计抢答器电路的设计 由由 JK 触发器或触发器或 D 触发器构成，主要是用触发器构成，主要是用来简化集成计数器的逻辑电路。来简化

43、集成计数器的逻辑电路。QQTT逻辑符号逻辑符号QQC1CP1TC11TCP上升沿触发上升沿触发下降沿触发下降沿触发 T 触发器是根据触发器是根据 T 端输入信号的不同，在时钟脉冲端输入信号的不同，在时钟脉冲 CP 作用下具有翻转和保持功能的电路。作用下具有翻转和保持功能的电路。T 触发器是指每输入一个时钟脉冲触发器是指每输入一个时钟脉冲 CP，状态变化一，状态变化一次的电路。它实际上是次的电路。它实际上是 T 触发器的翻转功能。触发器的翻转功能。一、一、T T 触发器和触发器和T T 触发器触发器数字电子技术数字电子技术2022-11-1550项目项目 3 3 抢答器电路的设计抢答器电路的设计

44、保持保持翻转翻转QnQn0 01 1说明说明Qn+1TCP功能表功能表 1.JK 触发器构成触发器构成 T 和和 T 触发器触发器QQTT 触发器触发器C11JCP1KQQC1CP1JT 触发器触发器1KT=1特性方程特性方程nnnQTQTQ1特性方程特性方程nnQQ1翻转翻转Qn1 1说明说明Qn+1TCP功能表功能表 数字电子技术数字电子技术2022-11-1551项目项目 3 3 抢答器电路的设计抢答器电路的设计2.D 触发器构成触发器构成 T 和和 T 触发器触发器QQC1CP1DT 触发器触发器特性方程特性方程nnnQTQTDQ1特性方程特性方程nnQDQ1QQTT 触发器触发器C1

45、1DCP=1数字电子技术数字电子技术2022-11-1552项目项目 3 3 抢答器电路的设计抢答器电路的设计二、触发器五种逻辑功能的比较无约束，无约束，但功能少但功能少无约束，无约束，且功能强且功能强令令 J=K=T即可即可令令J=K=1 1即可即可 D 功能功能1 1 0 0Qn+11 10 0DQn+1=D T 功能功能 QnQnQn+11 10 0TnnQTQ 1 JK 功能功能 Qn1 10 0 QnQn+11 11 10 01 11 10 00 00 0KJQn+1=JQn+KQnT 功能功能(计数功能计数功能)在在 J=K=1 1 时，时，只有只有 CP 输入端，无输入端，无数据

46、输入端。来一个数据输入端。来一个CP 翻转一次。翻转一次。Qn+1=Qn RS 功能功能不定不定0 01 1 QnQn+11 11 10 01 11 10 00 00 0SRQn+1=S+RQnRS=0(约束条件约束条件)数字电子技术数字电子技术2022-11-1553项目项目 3 3 抢答器电路的设计抢答器电路的设计三、不同功能触发器的相互转换1.JK D因此，令因此，令J=K=D已有已有Qn+1=JQn+KQn欲得欲得 Qn+1=DQQCPDC11J1K转转换换方方法法(1)写出待求触发器和给定触发器的特性方程。写出待求触发器和给定触发器的特性方程。(3)画出用给定触发器实现待求触发器的电

47、路。画出用给定触发器实现待求触发器的电路。(2)比较上述特性方程，得出给定触发器中输入比较上述特性方程，得出给定触发器中输入 信号的接法。信号的接法。数字电子技术数字电子技术2022-11-1554项目项目 3 3 抢答器电路的设计抢答器电路的设计三、不同功能触发器的相互转换2.JK T、T QQC11J1KQQCP1 1C11J1KTCP3.D JK已有已有 Qn+1=D欲得欲得Qn+1=JQn+KQn因此，令因此，令nnQKQJ nnQKQJD QQCPJC11DK数字电子技术数字电子技术2022-11-1555项目项目 3 3 抢答器电路的设计抢答器电路的设计4.D T已有已有 Qn+1

48、=D 欲得欲得Qn+1=nQT 已有已有 Qn+1=D欲得欲得 Qn+1=Qn因此，令因此，令D=QnnQT 因此，令因此，令D=QQCPC11DQQCPC11DT5.D T 数字电子技术数字电子技术2022-11-1556项目项目 3 3 抢答器电路的设计抢答器电路的设计触发器和门电路是构成数字系统的基本逻辑单元。触发器和门电路是构成数字系统的基本逻辑单元。前者具有记忆功能，用于构成时序逻辑电路；后前者具有记忆功能，用于构成时序逻辑电路；后者没有记忆功能，用于构成组合逻辑电路。者没有记忆功能，用于构成组合逻辑电路。小 结触发器的两个基本特点：有两个稳定状态；触发器的两个基本特点：有两个稳定状

49、态；在外信号作用下，两个稳定状态可相互转换，在外信号作用下，两个稳定状态可相互转换，没有外信号作用时，保持原状态不变。因此，没有外信号作用时，保持原状态不变。因此，触发器具有记忆功能，常用来保存二进制信息。触发器具有记忆功能，常用来保存二进制信息。一个触发器可存储一个触发器可存储 1 1 位二进制码，存储位二进制码，存储 n 位二位二进制码则需用进制码则需用 n 个触发器。个触发器。数字电子技术数字电子技术2022-11-1557项目项目 3 3 抢答器电路的设计抢答器电路的设计触发器的逻辑功能是指触发器的次态与现态及触发器的逻辑功能是指触发器的次态与现态及输入信号之间的逻辑关系。其描述方法主

50、要有输入信号之间的逻辑关系。其描述方法主要有特性表、特性方程、驱动表、状态转换图和波特性表、特性方程、驱动表、状态转换图和波形图形图(又称时序图又称时序图)等。等。触发器触发器根据逻辑功能不同分为根据逻辑功能不同分为 D 触发器触发器 T 触发器触发器 RS 触发器触发器 JK 触发器触发器 T 触发器触发器1 1 0 0Qn+11 10 0DQn+1=DQnQnQn+11 10 0TnnQTQ 1不定不定0 01 1 QnQn+11 11 10 01 11 10 00 00 0SRQn+1=S+RQnRS=0(约束条件约束条件)Qn1 10 0 QnQn+11 11 10 01 11 10