微处理器系统结构与嵌入式系统设计课件.ppt

1、微处理器系统结构与嵌入式系统设计第五章第五章 存储器系统存储器系统5.1 存储器件的分类存储器件的分类5.2 半导体存储芯片半导体存储芯片5.3 存储系统的层次结构存储系统的层次结构1.存储系统的存储系统的分层分层管理管理2.地址映射技术地址映射技术 现代计算机的现代计算机的多级存储体系多级存储体系 5.4 主存储器设计主存储器设计u 存储芯片选型存储芯片选型 存储器芯片与存储器芯片与CPU的连接的连接1.地址译码技术地址译码技术u 存储芯片的组织形式存储芯片的组织形式u 存储器接口设计存储器接口设计决定芯片片选信号的实现决定芯片片选信号的实现存储介质存储介质(存储原理存储原理)、读写策略读写

2、策略(存取方式存取方式)基本结构（基本结构（RAMRAM、ROMROM）、）、性能指标性能指标并行并行、多端口多端口、联想联想（改善主存的访问速度和吞吐量改善主存的访问速度和吞吐量）2022-11-142/54第五章第五章 习题习题作业：作业：10171017思考：思考：1 91 92022-11-143/54高性价比安卓智能手机排行榜_热门促销智能手机推荐高性价比安卓智能手机排行榜_热门促销智能手机推荐第 五 章 结 束按存储介质分类（不同的存储原理）按存储介质分类（不同的存储原理）双极型（双极型（TTL、ECL、I2L）：）：MOS型型掩膜掩膜ROM 一次性可编程一次性可编程PROM紫外线

3、可擦除紫外线可擦除EPROM 电可擦除电可擦除E2PROM 快闪存储器快闪存储器FLASH易失性易失性 存储器存储器非易失性非易失性存储器存储器静态静态SRAM 动态动态DRAM 存取速度快，但集存取速度快，但集成度低，一般用于大型计算机或高速微成度低，一般用于大型计算机或高速微机的机的Cache；速度较快，集成度较低，速度较快，集成度较低，一般用于对速度要求高、一般用于对速度要求高、而容量不大的场合（而容量不大的场合（Cache）集成度较高但存取速度较集成度较高但存取速度较低，一般用于需较大容量低，一般用于需较大容量的场合（主存）。的场合（主存）。半导体半导体存储器存储器磁介质存储器磁介质存

4、储器 磁带磁带、软磁盘、硬磁盘（软磁盘、硬磁盘（DA、RAID）光介质存储器光介质存储器 只读型、一次写入型、多次写入型只读型、一次写入型、多次写入型 2022-11-145/54按读写策略分类（不同的存取方式）按读写策略分类（不同的存取方式）1 1按数据访问方式分按数据访问方式分并行存储器并行存储器(Parallel Memory)串行存储器串行存储器(Serial Memory)2 2按数据存取顺序分按数据存取顺序分 1.随机存取随机存取（直接存取）（直接存取）可按地址随机访问；可按地址随机访问；访问时间与地址无关；访问时间与地址无关；2.顺序存取顺序存取(先进先出先进先出)FIFO、队列

5、、队列(queue)3.堆栈存储堆栈存储先进后出先进后出(FILO)/后进先出后进先出(LIFO)；向下生成和向上生成；向下生成和向上生成；堆栈指针堆栈指针SP；2022-11-146/54堆栈的生成方式堆栈的生成方式2022-11-147/54堆栈建立与操作示例堆栈建立与操作示例堆栈堆栈段起段起始地始地址址栈底栈底及及初始初始栈顶栈顶（a）向下生成堆栈）向下生成堆栈的建立及初始化的建立及初始化（b）入栈操作入栈操作（实栈顶）（实栈顶）栈顶栈顶（c）出栈操作出栈操作（实栈顶）（实栈顶）地址地址 存储单元存储单元10200H10202H10204H10206H10208H1020AH1020CH

6、10230H 00 11 SS 10 20SP初值初值 00 30栈顶栈顶PUSH AX 12 34PUSH BX 1A B110200H10202H10204H10206H10208H1022CH1022EH10230H 00 11 SS 10 20 SP 00 30栈栈底底堆栈堆栈段起段起始地始地址址12 341A B100 2E00 2CPOP AXPOP BX10200H10202H10204H10206H10208H1022CH 1A B11022EH 12 3410230H 00 11 SS 10 20 SP 00 2C(栈底栈底)堆栈堆栈段起段起始地始地址址00 2E00 30

7、1A B1 12 348086 PC/XT微机微机静态静态RAM的六管基本存储单元的六管基本存储单元集成度低，但速度快，价格高，集成度低，但速度快，价格高，常用做常用做Cache。1.T1和和T2组成一个双稳态组成一个双稳态触发器，用于保存数据。触发器，用于保存数据。T3和和T4为负载管。为负载管。2.如如A点为数据点为数据D，则，则B点点为数据为数据/D。T1T2ABT3T4+5VT5T63.行选择线有效（高电行选择线有效（高电 平）平）时，时，A、B处的数据信处的数据信息通过门控管息通过门控管T5和和T6送送至至C、D点。点。行选择线行选择线CD列选择线列选择线T7T8I/OI/O4.列选

8、择线有效（高电列选择线有效（高电 平）平）时，时，C、D处的数据信处的数据信息通过门控管息通过门控管T7和和T8送送至芯片的数据引脚至芯片的数据引脚I/O。2022-11-149/54动态动态RAM的单管基本存储单元的单管基本存储单元集成度高，但速度较慢，价集成度高，但速度较慢，价格低，一般用作主存。格低，一般用作主存。行选择线行选择线T1B存储存储电容电容CA列选列选择线择线T2I/O1.电容上存有电荷时，表示存储电容上存有电荷时，表示存储数据数据A为逻辑为逻辑1；2.行选择线有效时，数据通过行选择线有效时，数据通过T1送至送至B处；处；3.列选择线有效时，数据通过列选择线有效时，数据通过T

9、2送至芯片的数据引脚送至芯片的数据引脚I/O；4.为防止存储电容为防止存储电容C放电导致数放电导致数据丢失，必须定时进行刷新；据丢失，必须定时进行刷新；5.动态刷新时行选择线有效，而动态刷新时行选择线有效，而列选择线无效。（刷新是逐行列选择线无效。（刷新是逐行进行的。）进行的。）刷新放大器刷新放大器2022-11-1410/54读读 写写 控控 制制 逻逻 辑辑R/WCE数数据据缓缓冲冲 器器（三（三 态态 双双 向）向）d0d1dN-1D0D1DN-1RAM芯片的组成与结构（一）芯片的组成与结构（一）1.该该RAM芯片外部共有地址线芯片外部共有地址线 L 根，数据线根，数据线 N 根；根；2

10、.该类芯片内部采用该类芯片内部采用单译码（字译码）单译码（字译码）方式，基本存储单元排列成方式，基本存储单元排列成M*N的的长方矩阵，且有长方矩阵，且有M=2L的关系成立；的关系成立；字线字线0字线字线M-10,00,N-1M-1,0M-1,N-1地地址址译译码码器器a0a1aM-1A0A1AL-1地地址址寄寄存存器器D0DN-1位位线线0位位线线N-1存储芯片容量标为存储芯片容量标为“M*N”（bit）D0DN-1地址线地址线数据线数据线控制线控制线2022-11-1411/54RAM芯片的组成与结构（二）芯片的组成与结构（二）1.该该RAM芯片外部共有地址线芯片外部共有地址线 2n 根，数

11、据线根，数据线 1 根；根；2.该类芯片内部一般采用该类芯片内部一般采用双译码（复合译码、重合选择）双译码（复合译码、重合选择）方式，基本存储单方式，基本存储单元排列成元排列成N*N 的正方矩阵，且有的正方矩阵，且有M=22n=N2 的关系成立；的关系成立；0,00,N-1N-1,0N-1,N-1D0D0DN-1DN-1Y0YN-1Y 地地 址址 译译 码码 器器Y 地地 址址 寄寄 存存 器器AnAn+1A2n-1X地地址址译译码码器器X0X1XN-1A0A1An-1X地地址址寄寄存存器器DD数数据据缓缓冲冲 器器（三（三 态态 双双 向）向）D0读写控制读写控制存储芯片容量标为存储芯片容量

12、标为“M*1”（bit）数据线数据线控制线控制线地址线地址线2022-11-1412/54静态静态RAM芯片的引脚特性芯片的引脚特性 6264 VCC WE CE2 A8 A9 A11 OE A10 CE1 I/O7 I/O6 I/O5 I/O4 I/O3 1 2 3 4 5 6 7 8 9 10 11 12 13 14 28 27 26 25 24 23 22 21 20 19 18 17 16 15 NC A12 A7 A6 A5 A4 A3 A2 A1 A0 I/O0 I/O1 I/O2 GND A0A12 I/O0I/O12 CE1 CE2 WE OE 地址线 双向数据线 片选线1 片

13、选线2 写允许线 读允许线 从三总线的角度看：从三总线的角度看：1.地址线数目地址线数目A、数据、数据线数目线数目D与芯片容量与芯片容量（MN）直接相关：）直接相关：2A=MD=N2.控制信号应包括：控制信号应包括：片选信号和读片选信号和读/写信号写信号所以，所以，6264容量：容量：21388K8可见可见6264为为RAM芯片芯片713/422022-11-1413/54固定掩膜固定掩膜ROM 基本存储单元用单基本存储单元用单MOS管构成。存储单元的管构成。存储单元的编程是在生产芯片的过程中完成的。编程是在生产芯片的过程中完成的。生产厂家用一掩膜确定是否将单管电极金属化生产厂家用一掩膜确定是

14、否将单管电极金属化接入电路，未金属化接的单管存信息接入电路，未金属化接的单管存信息1，已金属化的，已金属化的单管存信息单管存信息0。P147图图5-12 4X4位掩膜位掩膜MOS管管ROM示意图示意图 基本存储单元是用双极型基本存储单元是用双极型三极管构成。采用熔断金属三极管构成。采用熔断金属丝串接在三极管的发射极上，丝串接在三极管的发射极上，出厂时熔丝是完整的，存有出厂时熔丝是完整的，存有信息信息“0”。编程时若要存入。编程时若要存入信息信息“1”则可用编程写入器则可用编程写入器将熔丝烧断。将熔丝烧断。PROM只能一次只能一次编程写入。编程写入。编程时编程时VCC和和字线电压提高字线电压提高

15、可编程只读存储器可编程只读存储器PROM2022-11-1415/54紫外线可擦除紫外线可擦除ROM(UVEPROM)基本存储单元由浮栅雪崩注入基本存储单元由浮栅雪崩注入 的的FAMOS 器件构成。器件构成。初始浮栅未注入电子，位存储初始浮栅未注入电子，位存储“1”编程使浮栅注入电子，位存储编程使浮栅注入电子，位存储“0”光照使浮栅电子消失，位存储光照使浮栅电子消失，位存储“1”擦除约需擦除约需20至至30分钟。分钟。EPROM可多次光擦多次编程可多次光擦多次编程2022-11-1416/54石英玻璃窗口石英玻璃窗口EPROM应用过程应用过程将源程序文件汇编为机器码文件将源程序文件汇编为机器码

16、文件 将机器码文件数据用编程器写入将机器码文件数据用编程器写入 EPROM 芯片芯片 将将 EPROM 芯片装入系统运行调试芯片装入系统运行调试 若程序有问题若程序有问题 从系统中取出从系统中取出 EPROM 芯片芯片 用紫外线擦除器清用紫外线擦除器清 EPROM 芯片数据芯片数据 修改源程序功能修改源程序功能 重复上述过程，完成程序功能重复上述过程，完成程序功能 基本存储单元由控制栅隧道效应基本存储单元由控制栅隧道效应 MOS 管构成。管构成。初始电子未注入浮栅，位存储初始电子未注入浮栅，位存储“1”编程使电子经隧道注入浮栅，位存储编程使电子经隧道注入浮栅，位存储“0”编程使电子从浮栅泄放，

17、位存储编程使电子从浮栅泄放，位存储“1”擦除可以按字节分别进行。字节的编程和擦除只擦除可以按字节分别进行。字节的编程和擦除只需需10ms。可多次电写入和多次电擦除可多次电写入和多次电擦除.电可擦除的电可擦除的ROM(EEPROM)2022-11-1418/54E2PROM应用过程应用过程将将 E2PROM 芯片装入系统芯片装入系统 将源程序文件汇编为机器码文件将源程序文件汇编为机器码文件 将机器码文件数据在线写入将机器码文件数据在线写入 E2PROM 芯片芯片 若程序有问题若程序有问题 修改源程序功能修改源程序功能 重新在线下载机器码数据到重新在线下载机器码数据到 E2PROM 芯片芯片 重复

18、上述过程，完成程序功能重复上述过程，完成程序功能快闪存储器快闪存储器(Flash Memory)由单管构成基本存储单元。由单管构成基本存储单元。若浮空栅上保存有电荷，则若浮空栅上保存有电荷，则存储信息存储信息“0”；若浮空栅上；若浮空栅上没有电荷，则存储信息没有电荷，则存储信息“1”。2022-11-1420/54 属于属于ROM存储器，但又具存储器，但又具有有RAM可随时读写的功能。可随时读写的功能。可按字节、区块或页面快可按字节、区块或页面快速擦除和编程。可实现在线速擦除和编程。可实现在线编程与擦除。编程与擦除。半导体存储器芯片的性能指标半导体存储器芯片的性能指标一一存储容量存储容量 注意

19、存储器的容量以注意存储器的容量以字节（字节（B B）为单位，为单位，而存储芯片的容量以而存储芯片的容量以位（位（b b）为单位。为单位。2022-11-1421/54二二.存取速度存取速度(存取时间）存取时间）向存储器单元写数据所需时间，从存储器单元向存储器单元写数据所需时间，从存储器单元读数据所需时间。读数据所需时间。以以nsns为单位，也可用存取时为单位，也可用存取时间间TaTa、存取周期、存取周期TmTm和存储器带宽和存储器带宽BmBm等表示。等表示。常用单位的换算常用单位的换算三三.功耗功耗存储器单元的功耗存储器单元的功耗 W/W/单元单元存储器芯片的功耗存储器芯片的功耗 mWmW/芯

20、片芯片四四.可靠性可靠性可用可用平均故障间隔时间平均故障间隔时间来衡量来衡量五五.工作电源工作电源 与存储器芯片类型有关与存储器芯片类型有关TTL TTL 器件，工作电源为器件，工作电源为 +5V+5VMOS MOS 器件，工作电源为器件，工作电源为 +3V +18V+3V +18V六六.价格（成本）价格（成本）C C 存储器芯片价格存储器芯片价格E E 所需外围电路价格所需外围电路价格S S 存储器芯片字节容量存储器芯片字节容量单片容量大的存储器芯片相对成本低单片容量大的存储器芯片相对成本低存取时间长的存储器芯片相对成本低存取时间长的存储器芯片相对成本低无外围电路的存储器芯片相对成本低无外围

21、电路的存储器芯片相对成本低存储器分层结构存储器分层结构1 1设计目标设计目标整个存储系统速度接近整个存储系统速度接近M1而价格和容量接近而价格和容量接近Mn二二.操作策略操作策略映像规则：映像规则：用于确定一个新的块（页）被调用于确定一个新的块（页）被调入本级存储器时应放在什么位置上。入本级存储器时应放在什么位置上。查找规则：查找规则：用于确定需要的块（页）是否存用于确定需要的块（页）是否存在本级存储器中以及如何查找。在本级存储器中以及如何查找。替换规则：替换规则：用于确定本级存储器不命中且已用于确定本级存储器不命中且已满时应替换哪一块（页）。满时应替换哪一块（页）。写规则：写规则：用于确定写

22、数据时应进行的操作。用于确定写数据时应进行的操作。2022-11-1424/54多层存储子系统多层存储子系统存储器的地址映射存储器的地址映射 地址映射也叫地址重定位，指将用户程序中的地址映射也叫地址重定位，指将用户程序中的逻辑地址逻辑地址，转换为运行时机器可直接寻址的，转换为运行时机器可直接寻址的物理地物理地址址。有效地址、虚拟地址有效地址、虚拟地址1.1.分页技术分页技术 页是信息的物理单位，与源程序的逻辑结构无关；页是信息的物理单位，与源程序的逻辑结构无关；页长由系统确定，大小固定，用户不可见；页长由系统确定，大小固定，用户不可见；页面只能以页大小的整倍数地址开始，页一般不能共享；页面只能

23、以页大小的整倍数地址开始，页一般不能共享；2.2.分段技术分段技术 段是信息的逻辑单位，由源程序的逻辑结构所决定；段是信息的逻辑单位，由源程序的逻辑结构所决定；段长由用户确定（用户可见），大小不固定；段长由用户确定（用户可见），大小不固定；段可从任意地址开始，段内连续编址，段间不一定连续；段可从任意地址开始，段内连续编址，段间不一定连续；2022-11-1425/54虚拟地址虚拟地址 物理地址物理地址MMU地址映射表地址映射表程序空间、逻程序空间、逻辑地址空间辑地址空间实存空间、硬件实存空间、硬件地址空间地址空间分页分页映射映射分页技术：分页技术：页的大小固定；页的大小固定；虚拟地址到物理地址

24、；虚拟地址到物理地址；分段技术：分段技术：段的大小可变；段的大小可变；逻辑地址到物理地址；逻辑地址到物理地址；分段管理逻辑地址到物理地址的转换分段管理逻辑地址到物理地址的转换段表起址段表起址 段长段长段表寄存器段表寄存器103402 100 段号段号段内地址段内地址段长主存地址 1K 6K 640 4K 500 10K段号段号012+内存物理地址内存物理地址先将总的段长与段号进行比较，先将总的段长与段号进行比较，若段号若段号段长，则会产生越界中断段长，则会产生越界中断现代计算机的四级存储结构：现代计算机的四级存储结构：寄存器寄存器 Cache 主存主存 辅存辅存CPU内部高内部高速电子线路速电

25、子线路(如触发器如触发器)一级：在一级：在CPU内部内部二级：在二级：在CPU外部外部 一般为静态随一般为静态随机存储器机存储器SRAM。一般为半导体存储器，也称为短期存一般为半导体存储器，也称为短期存储器；解决读写储器；解决读写速度速度问题；问题；包括磁盘（中期存储包括磁盘（中期存储器）、磁带、光盘器）、磁带、光盘（长期存储）等；（长期存储）等；解决存储解决存储容量容量问题；问题；其中：其中：cache-主存结构解决主存结构解决高速度与低成本高速度与低成本的矛盾；的矛盾；主存主存-辅存结构利用虚拟存储器解决辅存结构利用虚拟存储器解决大容量与低成本大容量与低成本的矛盾；的矛盾；2022-11-

26、1429/54现代计算机中的多级存储器体系结构现代计算机中的多级存储器体系结构1.寄存器组寄存器组 特点：读写速度快但数量较少；其数量、长度以及使用方法特点：读写速度快但数量较少；其数量、长度以及使用方法会影响指令集的设计。会影响指令集的设计。组成：一组彼此独立的组成：一组彼此独立的Reg，或小规模半导体存储器。，或小规模半导体存储器。RISC：设置较多：设置较多Reg，并依靠编译器来使其使用最大化。，并依靠编译器来使其使用最大化。2.Cache高速小容量高速小容量(几十千到几兆字节几十千到几兆字节)；借助硬件管理对程序员透明；借助硬件管理对程序员透明；命中率与失效率；命中率与失效率；3.主（

27、内）存主（内）存 编址方式：字节编址编址方式：字节编址 信息存放方式：大信息存放方式：大/小端系统小端系统、对齐方式对齐方式4.辅（外）存辅（外）存 信息以文件信息以文件(file)的形式存放，按块为单位进行存取。的形式存放，按块为单位进行存取。虚拟存储技术虚拟存储技术2022-11-1432/54Cache技术和虚拟存储器技术技术和虚拟存储器技术相同点：相同点：n 以存储器访问的以存储器访问的局部性局部性为基础；为基础；n 采用的调度策略类似；采用的调度策略类似；n 对用户都是透明的；对用户都是透明的；不同点：不同点：n划分的信息块的长度不同；划分的信息块的长度不同；nCache技术由硬件实

28、现，而虚拟存储器技术由硬件实现，而虚拟存储器由由OS的存储管理软件辅助硬件的存储管理软件辅助硬件实现；实现；33/42Cache块：块：864字节字节虚拟存储器块：虚拟存储器块：512几十几十K个字节个字节2022-11-1433/542022-11-1434/54小端格式小端格式(small endianness)：高字节存放于存储器的高地址单元高字节存放于存储器的高地址单元;不同宽度数据的存储方式不同宽度数据的存储方式按整数边界对齐存储可按整数边界对齐存储可以保证访存指令的速度以保证访存指令的速度按任意边界对齐存储可按任意边界对齐存储可以保证存储空间的利用以保证存储空间的利用2022-11

29、-1435/54内存储器系统的设计内存储器系统的设计 内存储器系统的设计内存储器系统的设计u存储器芯片的选择存储器芯片的选择 例如：例如：PC/XT机内存储器系统的配置机内存储器系统的配置内存储器系统的设计内存储器系统的设计u存储器芯片与存储器芯片与 CPU 的连接的连接 RAM芯片与芯片与CPU芯片的连接芯片的连接 ROM芯片与芯片与CPU芯片的连接芯片的连接内存储器系统的设计内存储器系统的设计 存储器芯片的片内地址线和片选地址线存储器芯片的片内地址线和片选地址线A15 A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0XXXXXX0000000000XXXXXX0000

30、000001XXXXXX.XXXXXX1111111111内存储器系统的设计内存储器系统的设计存储器芯片片内地址线的特点存储器芯片片内地址线的特点存储器芯片片选地址线的特点存储器芯片片选地址线的特点片内地址线的电平值从全片内地址线的电平值从全 0 到全到全 1 能选中存储器芯片的所有存储单元能选中存储器芯片的所有存储单元产生所选存储器芯片的片选控制信号产生所选存储器芯片的片选控制信号 在访问芯片所有存储单元时，控制信号保持在访问芯片所有存储单元时，控制信号保持注：注：CPU的低位地址线的低位地址线直接接直接接 存储器芯片的存储器芯片的片内地址线片内地址线 CPU的高位地址线的高位地址线经译码器

31、后接经译码器后接 存储器芯片的存储器芯片的片选线片选线 内存储器系统的设计内存储器系统的设计存储器芯片片选控制方式存储器芯片片选控制方式线选法的应用线选法的应用 内存储器系统的设计内存储器系统的设计内存储器系统的设计内存储器系统的设计A15 A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0XXX01X0000000000XXX01X1111111111 内存储器系统的设计内存储器系统的设计A15 A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0XXX10X0000000000XXX10X1111111111 内存储器系统的设计内存储器系统的设计线选法

32、优、缺点线选法优、缺点内存储器系统的设计内存储器系统的设计部分译码法的应用部分译码法的应用 内存储器系统的设计内存储器系统的设计内存储器系统的设计内存储器系统的设计部分译码法的应用部分译码法的应用A15 A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0XXXXX00000000000XXXXX01111111111 内存储器系统的设计内存储器系统的设计部分译码法的应用部分译码法的应用A15 A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0XXXXX10000000000XXXXX11111111111 若选择若选择A11作译码输入作译码输入 A15

33、A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0XXXX0X0000000000XXXX0X1111111111A15 A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0XXXX1X0000000000XXXX1X1111111111内存储器系统的设计内存储器系统的设计部分译码法优、缺点部分译码法优、缺点内存储器系统的设计内存储器系统的设计全译码法中常用的地址译码芯片全译码法中常用的地址译码芯片内存储器系统的设计内存储器系统的设计3 8 译码器译码器 74LS138内存储器系统的设计内存储器系统的设计3 8 译码器真值表（片选有效）译码器真值表（片选有

34、效）CBA/Y0/Y1/Y2/Y3/Y4/Y5/Y6/Y7 0 0 0 L H H H H H H H 0 0 1 H L H H H H H H 0 1 0 H H L H H H H H 0 1 1 H H H L H H H H 1 0 0 H H H H L H H H 1 0 1 H H H H H L H H 1 1 0 H H H H H H L H 1 1 1 H H H H H H H L内存储器系统的设计内存储器系统的设计3 8 译码器真值表（片选无效）译码器真值表（片选无效）CBA/Y0/Y1/Y2/Y3/Y4/Y5/Y6/Y7 0 0 0 H H H H H H H H

35、 0 0 1 H H H H H H H H 0 1 0 H H H H H H H H 0 1 1 H H HH H H H H 1 0 0 H H H H H H H H 1 0 1 H H H H H H H H 1 1 0 H H H H H H H H 1 1 1 H H H H H H H H内存储器系统的设计内存储器系统的设计u全译码法的应用全译码法的应用选用芯片：选用芯片：EPROM2732EPROM2732（4K4K8 8）、）、SRAM6116SRAM6116（2K2K8 8）内存储器系统的设计内存储器系统的设计内存储器系统的设计内存储器系统的设计内存储器系统的设计内存储器

36、系统的设计A15 A14A13A12A11A10A9A8A7A6A5A4A3A2A1A000000000000000000000111111111111内存储器系统的设计内存储器系统的设计A15 A14A13A12A11A10A9A8A7A6A5A4A3A2A1A000010000000000000001111111111111内存储器系统的设计内存储器系统的设计A15 A14A13A12A11A10A9A8A7A6A5A4A3A2A1A000100000000000000010011111111111内存储器系统的设计内存储器系统的设计A15 A14A13A12A11A10A9A8A7A6A

37、5A4A3A2A1A000101000000000000010111111111111内存储器系统的设计内存储器系统的设计存储芯片存储芯片存储模块存储模块存储体存储体 进行进行位扩展位扩展 以实现按字节编以实现按字节编址的结构址的结构 进行进行字扩展字扩展 以满足总容量以满足总容量的要求的要求位扩展：位扩展：因每个字的位数不够而扩展数据输出线的数目。因每个字的位数不够而扩展数据输出线的数目。字扩展：字扩展：因总的字数不够而扩展地址输入线的数目。因总的字数不够而扩展地址输入线的数目。例如：用例如：用64K1bit的芯片扩展实现的芯片扩展实现64KB存储器存储器64K*1I/O64K*1I/O64

38、K*1I/O64K*1I/O64K*1I/O64K*1I/O64K*1I/O64K*1I/OD0D7A0 A15R/WCS等效为等效为64K*8A0 A15D0 D7R/WCS进行位扩展时，模块中所有芯片的进行位扩展时，模块中所有芯片的地址线和控制线互连地址线和控制线互连形成整个形成整个模块的地址线和控制线，而各芯片的模块的地址线和控制线，而各芯片的数据线并列（位线扩展）数据线并列（位线扩展）形形成整个模块的数据线（成整个模块的数据线（8bit宽度）。宽度）。如：用如：用8K8bit的芯片扩展实现的芯片扩展实现64KB存储器存储器A0 A12R/WCS 3-8译译码码器器Y0Y1Y7A13 A

39、14 A15 D0 D764K*1D0764K*1D0764K*1D0764K*1D0764K*1D0764K*1D0764K*1D07CS1 CS1 8K*8D0764K*8A0 A15D0 D7R/WCS等效为等效为 进行字扩展时，模块中所有芯片的进行字扩展时，模块中所有芯片的地址线、控制线和数据地址线、控制线和数据线互连线互连形成整个模块的低位地址线、控制线和数据线形成整个模块的低位地址线、控制线和数据线，CPU的的高位地址线（扩展的字线）被用来译码以形成对各个芯片的选择高位地址线（扩展的字线）被用来译码以形成对各个芯片的选择线线 片选线片选线 用16K4bit的芯片扩展实现64KB存储

40、器16K*416K*4A0 A13R/WD0 D3D4 D724译码器译码器A15A14CS64K*8A0 A15D0 D7R/WCS等效为等效为16K*416K*416K*416K*416K*416K*4 首先对首先对芯片芯片分组进分组进行位扩展行位扩展，以实现按字以实现按字节编址；节编址；其次设其次设计个芯片组计个芯片组的的片选进行片选进行字扩展字扩展，以以满足容量要满足容量要求；求；内存储器系统的设计内存储器系统的设计AB、DB、CB 总线与存储器芯片的连接总线与存储器芯片的连接两级物理地址译码方案两级物理地址译码方案读读/写控制信号、数据写控制信号、数据宽度指示信号、传送宽度指示信号、

41、传送方式指示信号，等方式指示信号，等2022-11-1477/54 假设某系统地址总线宽度为假设某系统地址总线宽度为20 bit，现需要将，现需要将0C0000H 0CFFFFH地址范围划分为地址范围划分为8个同样大小的地址空间，提个同样大小的地址空间，提供给总线上的供给总线上的8个模块，试设计相应的译码电路。个模块，试设计相应的译码电路。模块A19 A16A15A14A13A12A0地址空间(范围)1100000111111111111100000000000000C1FFFH0C0000H1100001111111111111100000000000000C3FFFH0C2000H1100

42、010111111111111100000000000000C5FFFH0C4000H1100011111111111111100000000000000C7FFFH0C6000H1100100111111111111100000000000000C9FFFH0C8000H1100101111111111111100000000000000CBFFFH0CA000H1100110111111111111100000000000000CDFFFH0CC000H1100111111111111111100000000000000CFFFFH0CE000H全译码电全译码电路的实现路的实现部分译码方式

43、部分译码方式 最高段地址不最高段地址不参与译码，将会参与译码，将会因此存在因此存在地址重地址重叠叠，且模块，且模块地址地址不连续不连续。80/422022-11-1480/5474LS1383-8译码器2 1 8HA Y0B Y1C Y2 G1 Y3 Y4 G2A Y5 Y6G2B Y7 00010&A3A4A5+5VA6A7A8A9AENIORIOW&端口译码电路练习练习:分析图中分析图中74LS13874LS138各输出端的译码各输出端的译码地址范围。地址范围。2022-11-1481/54三种译码方式的比较三种译码方式的比较一一全译码全译码 系统所有地址线全部都应该参与译码：系统所有地址

44、线全部都应该参与译码：低段低段地址线应直接接在模块上，地址线应直接接在模块上，寻址模块内单元寻址模块内单元；中段中段地址线译码后产生片选信号地址线译码后产生片选信号区分不同模块区分不同模块；高段高段地址线可用作片选信号有效的地址线可用作片选信号有效的使能控制使能控制；二二部分译码部分译码 高高段地址信号不参与译码，会造成地址空间的段地址信号不参与译码，会造成地址空间的重叠及不连续重叠及不连续。三三线译码线译码 电路结构简单，但系统必须保证参与电路结构简单，但系统必须保证参与片选的地址线不能同时为片选的地址线不能同时为有效电平有效电平；同部分译码法一样，因为有地址信号不参与译码，也存在同部分译码

45、法一样，因为有地址信号不参与译码，也存在地址地址重叠及不连续重叠及不连续的问题；的问题；2022-11-1482/54 设计一个地址译码电路，要求每个模块内占用地址设计一个地址译码电路，要求每个模块内占用地址数为数为4，模块地址在，模块地址在1000H13DFH范围内可选范围内可选 A15 A10A9 A2A1 A0模块地址空间0001000000000011001000H1003H000000011004H1007H1110111113DCH 13DFH83/42*2022-11-1483/54并行并行存储器存储器4体交叉存储器体交叉存储器片选及字选译片选及字选译码有什么特点？码有什么特点？

46、2022-11-1485/54在下图所示的低位多体交叉存储器中，若处理器要访在下图所示的低位多体交叉存储器中，若处理器要访问的字地址为以下十进制数值，试问该存储器比单体存问的字地址为以下十进制数值，试问该存储器比单体存储器的平均访问速率提高多少储器的平均访问速率提高多少(忽略初启时的延时忽略初启时的延时)？(a)1，2，3，4，100(b)2，4，6，8，200(c)3，6，9，12，300 2022-11-1486/54 （a）4个存储体访问可以个存储体访问可以交叉进行，访问速率可达到单交叉进行，访问速率可达到单体存储器的体存储器的4 倍。倍。（b）2个存储体访问可以个存储体访问可以交叉进行

47、，访问速率可达到单交叉进行，访问速率可达到单体存储器的体存储器的2倍。倍。（c）4个存储体访问可以个存储体访问可以交叉进行，访问速率可达到单交叉进行，访问速率可达到单体存储器的体存储器的4 倍。倍。双端口存储器双端口存储器相联（联想）存储器相联（联想）存储器内存储器与并行总线的接口内存储器与并行总线的接口另外，可能还需要考虑微处理器的时序匹配问题。地址地址译码译码RD/WR片选控制片选控制IO/M一、数据线：如果考虑总线负载问题，可加数据收发器。一、数据线：如果考虑总线负载问题，可加数据收发器。二、读写控制线：考虑有效电平二、读写控制线：考虑有效电平字选字选：系统地址总线中的：系统地址总线中的

48、低位地址线低位地址线直接与各存储芯片的地址线连接。直接与各存储芯片的地址线连接。所需低位地址线的数目所需低位地址线的数目N与存储芯片容量与存储芯片容量L的关系：的关系：L2N。片选片选：系统地址总线中余下的：系统地址总线中余下的高位地址线高位地址线经译码后用做不同存储芯片经译码后用做不同存储芯片的片选。通常的片选。通常IO/M信号也参与片选译码。信号也参与片选译码。三、地址线：字选片选。三、地址线：字选片选。通常通常都由都由多片多片存储存储芯片芯片构成构成89/422022-11-1489/54总线隔离技术总线隔离技术2022-11-1490/32总线上数据与地址线分离时的时序示例总线上数据与地址线分离时的时序示例DB0n地址输出地址输出数据有效数据有效数据数据采样采样R/WAB0N DB0n AB0NA0NCSR/WR/W存储器存储器总线总线D0n2022-11-1491/54总线上数据与地址线复用时的时序示例总线上数据与地址线复用时的时序示例ALE地址地址锁存锁存地址地址锁存锁存地址地址输出输出数据数据有效有效地址地址输出输出数据数据有效有效AD0n数据数据采样采样数据数据采样采样R/W总线总线 AD0n ALER/WD0nA0nR/W存储器存储器Di Qi G地址锁存器地址锁存器2022-11-1492/54