数字逻辑设计及应用-15课件.ppt

1、Chapter 6Chapter 6 Combinational Logic Design Combinational Logic Design PracticesPractices(组合逻辑设计实践组合逻辑设计实践)Documentation Standard and Circuit Timing(文档标准和电路定时文档标准和电路定时)Commonly Used MSI Combinational Logic Device(常用的中规模组合逻辑器件常用的中规模组合逻辑器件)Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)1 1期

2、中考试期中考试时间：时间：4月月23日日(周六周六)晚上晚上范围：第二章、第三章、第四章、第六章内容范围：第二章、第三章、第四章、第六章内容及有关补充内容及有关补充内容集中答疑时间：集中答疑时间：4月月23日（周六）日（周六）上午上午8：30-11：30 地点：地点：C237和和C437 2 2Decoder (译码器译码器)Encoder (编编码器码器)三态器件三态器件多路复用器多路复用器(优先编码器的级联和应用优先编码器的级联和应用)Review of Last Class(Review of Last Class(内内容回顾容回顾)Cascading Priority Encoders

3、Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)3 3 BCD Decoder (二十进制译码器二十进制译码器)Seven-Segment Decoders(七段显示译码器七段显示译码器)Encoder(编码器编码器)Priority Encoder (优先编码器优先编码器)BinaryEncoderA0A1A2I0I72n个个输输入入n个个输输出出Review of Last Class(Review of Last Class(内内容回顾容回顾)Digital Logic Design and Application(数字逻辑

4、设计及应用数字逻辑设计及应用)4 4译码器译码器编码器编码器Three-State Device (三态器件三态器件)Multiplexer (多路复用器多路复用器)允许多个信号驱动允许多个信号驱动“同线同线”实现数据双向传送实现数据双向传送数据总线的表示法数据总线的表示法Review of Last Class(Review of Last Class(内内容回顾容回顾)Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)5 5ABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138EN1EN2_LEN3_LSSRC0SS

5、RC1SSRC2冲突（冲突（fightingfighting）利用使能端进行时序控制利用使能端进行时序控制三态器件允许信号共享单个三态器件允许信号共享单个“同线同线”（party line）典型的三态器件，进入高阻态比离开高阻态快典型的三态器件，进入高阻态比离开高阻态快P0P1P7SDATADigital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)6 6A1B1DIRTransfer Data in Either DirectionsTransfer Data in Either DirectionsBy Using Three-State

6、 TransceiverBy Using Three-State Transceiver(利用三态缓冲器实现数据双向传送利用三态缓冲器实现数据双向传送)Bus Transceiver(总线收发总线收发 图图6 656)56)DIRG_LDigital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)7 7译码器译码器编码器编码器三态器件三态器件多路复用器多路复用器ENSELD0Dn-1Y使能使能选择选择n个个b位数据源位数据源数据输出数据输出（b位）位）10niiiDmENY 标准标准MSI多路复用器多路复用器 74x151、74x153、74x

7、157 扩展多路复用器扩展多路复用器Review of Last Class(Review of Last Class(内内容回顾容回顾)Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)8 8EN_L C B A Y Y_L1 X X X0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 1 0 1D0 D0D1 D1D2 D2D3 D3D4 D4D5 D5D6 D6D7 D7(8输入输入1位多路复用器位多路复用器)Truth Table for a 74x151ABC8-

8、Input,1-bit MultiplexerDigital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)9 91G_L 2G_L B A 1Y 2Y1 1 X X0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 1 0 01C0 2C01C1 2C11C2 2C21C3 2C31C0 01C1 01C2 01C3 0 0 2C0 0 2C1 0 2C2 0 2C3(4输入输入2位多路复用器位多路复用器74x153真值表真值表)

9、双双4 4选选1 1AB1G2GTruth Table for a 74x153 4-Input,2-bit Multiplexer1010输入输入G_L S1 X0 00 1 0 0 0 01A 2A 3A 4A1B 2B 3B 4B2输入输入4位多路复用器位多路复用器Truth Table for a 74x157输出输出1Y 2Y 3Y 4Y1A2A3A4A2-Input,4-bit MultiplexerDigital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)11 11D0D1D2D3D4D5D6D7A0A1A2YDual 4-t

10、o-1 Multiplexer to 8-to-1 Multiplexer(用双用双4选选1数据选择器构成数据选择器构成8选选1数据选择器数据选择器)1212用数据选择器设计组合逻辑电路用数据选择器设计组合逻辑电路 10niiiDmENY当使能端有效时，当使能端有效时，10niiiDmY最小项之和形式最小项之和形式ENABCD0D1D2D3D4D5D6D7YY74x151实现逻辑函数实现逻辑函数 F=F=(A,B,C)(A,B,C)(0,1,3,7)(0,1,3,7)CBAVCCFDigital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)1

11、313设计七段显示译码器设计七段显示译码器逻辑抽象，得到真值表逻辑抽象，得到真值表输入信号：输入信号：BCD码（码（A3A2A1A0）输出：七段码（的驱动信号）输出：七段码（的驱动信号）a g 1 表示亮，表示亮，0 表示灭表示灭选择器件类型选择器件类型采用基本门电路实现，利用卡诺图化简采用基本门电路实现，利用卡诺图化简采用二进制译码器实现，变换为标准和形式采用二进制译码器实现，变换为标准和形式采用数据选择器实现采用数据选择器实现,变换为标准和形式变换为标准和形式电路处理，得到电路图电路处理，得到电路图abcdefgDigital Logic Design and Application(数字

12、逻辑设计及应用数字逻辑设计及应用)1414七七段段显显示示译译码码器器的的真真值值表表0 0 0 0 0 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 11 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 11 1 1 1 0 0 10 1 1 0 0 1 11 0 1 1 0 1 10 0 1 1 1 1 11 1 1 0 0 0 01 1 1 1 1 1 11 1 1 0 0 1 10 0 0 1 1 0 10

13、 0 1 1 0 0 10 1 0 0 0 1 11 0 0 1 0 1 10 0 0 1 1 1 10 0 0 0 0 0 0A3 A2 A1 A0a b c d e f g0123456789101112131415A1A0A3A200 01 11 10000111101011110010000101a1515 10niiiDmENY当使能端有效时，当使能端有效时，10niiiDmY最小项之和形式最小项之和形式ENABCD0D1D2D3D4D5D6D7YY74x151实现逻辑函数实现逻辑函数 F=F=(A,B,C)(A,B,C)(0,1,3,7)(0,1,3,7)CBAVCCF用多路复用器

14、设计组合逻辑电路用多路复用器设计组合逻辑电路Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)1616思考：利用思考：利用7474x151x151实现逻辑函数实现逻辑函数F=F=(W,X,Y,Z)(W,X,Y,Z)(0,1,3,7,9,13,14)(0,1,3,7,9,13,14)降维：由降维：由4 4维维3 3维维Shannons expansion theorems (香农展开定理香农展开定理)Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用),0(),1(),(F2

15、12121nnnXXFXXXFXXXX1717思考：利用思考：利用7474x151x151实现逻辑函数实现逻辑函数F=F=(W,X,Y,Z)(W,X,Y,Z)(0,1,3,7,9,13,14)(0,1,3,7,9,13,14)降维：由降维：由4 4维维3 3维维Shannons expansion theorems (香农展开定理香农展开定理)1、F(1,X2,X3,Xn)=F(0,X2,X3,Xn)=0,填填02、F(1,X2,X3,Xn)=F(0,X2,X3,Xn)=1，填填13、F(1,X2,X3,Xn)=1，F(0,X2,X3,Xn)=0，填填X14、F(1,X2,X3,Xn)=0，F

16、(0,X2,X3,Xn)=1，填填X1Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用),0(),1(),(121121121XXFXXXFXXXXF 1818YZWX00 01 11 10000111101111111YWX00 01 11 100110ZZZZZ0思考：利用思考：利用7474x151x151实现逻辑函数实现逻辑函数F=F=(W,X,Y,Z)(W,X,Y,Z)(0,1,3,7,9,13,14)(0,1,3,7,9,13,14)降维：由降维：由4 4维维3 3维维Digital Logic Design and Ap

17、plication(数字逻辑设计及应用数字逻辑设计及应用)1919ENABCD0D1D2D3D4D5D6D7YY74x151VCCYXWFZ利用利用7474x151x151实现实现F=F=(W,X,Y,Z)(W,X,Y,Z)(0,1,3,7,9,13,14)(0,1,3,7,9,13,14)0 2 6 4 1 3 7 5 YWX00 01 11 100110ZZZZZ0说明：用具有说明：用具有n位地址位地址输入端的多路复用器，输入端的多路复用器，可以产生任何形式的输可以产生任何形式的输入变量数不大于入变量数不大于n+1的的组合逻辑函数。组合逻辑函数。Digital Logic Design a

18、nd Application(数字逻辑设计及应用数字逻辑设计及应用)20206.7.3 6.7.3 DemultiplexerDemultiplexer（多路分配器（多路分配器）Route the bus data to one of m destinations (把输入数据送到把输入数据送到m个目的地之一个目的地之一)多路多路复用器复用器SRCASRCBSRCZ多路多路分配器分配器BUSDSTADSTBDSTZSRCSELDSTSELDST:destinationSRC:sourceSEL:selectDigital Logic Design and Application(数字逻辑设计及

19、应用数字逻辑设计及应用)2121DeMuxDeMuxOne data input being passed through one of the outputs.221x2 demux12s02222A binary decoder with an enable input can be used as a demultiplexer(利用带使能端的二进制译码器作为多路分配器利用带使能端的二进制译码器作为多路分配器)ABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138DST0_LDST7_L数据输入数据输入 SRCEN_L利用利用7474x139x139实现实现2 2位位4 4输

20、出多路分配器（输出多路分配器（Figure 6-65Figure 6-65）DSTSEL0DSTSEL1DSTSEL2地址地址选择选择 Enable input is connected to the data lineEnable input is connected to the data line (利用使能端作为数据输入端利用使能端作为数据输入端)数据输入数据输入 SRCEN_L23236.8 6.8 Parity Circuit(奇偶校验电路奇偶校验电路)Odd-Parity Circuit（奇校验电路奇校验电路）Output is 1 if an odd number of its

21、 inputs are 1.(如果输入有奇数个如果输入有奇数个1，则输出为，则输出为1。)Even-Parity Circuit（偶校验电路偶校验电路）Output is 1 if an even number of its inputs are 1.(如果输入有偶数个如果输入有偶数个1，则输出为，则输出为1。)回顾：用什么可以判断回顾：用什么可以判断1 1的个数？的个数？Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)24246.8 6.8 Parity Circuit(奇偶校验电路奇偶校验电路)A0 A1 An=1 变量为变量

22、为1的个数是奇数的个数是奇数0 变量为变量为1的个数是偶数的个数是偶数Output of odd-parity circuit is inverted,we Get an even-parity circuit.(奇校验电路的输出反相就得到偶校验电路奇校验电路的输出反相就得到偶校验电路)N XOR gates may be cascaded to form a circuit with n+1 inputs and a single output.(n个异或门级联，形成具有个异或门级联，形成具有n+1个输入和单一输出的电路个输入和单一输出的电路)Figure 6-70Digital Logic

23、 Design and Application(数字逻辑设计及应用数字逻辑设计及应用)2525Review of XOR AND XNOR Review of XOR AND XNOR(回顾异或、同或运算回顾异或、同或运算)A B=(A B)A B=A B A B=A BAny two signals(inputs or output)of an XOR or XNOR gate may be complemented without changing the resulting logic function.(对于异或门、同或门的任何对于异或门、同或门的任何2 2个信号（输入或输出）都个信号

24、（输入或输出）都可以取反，而不改变结果的逻辑功能（可以取反，而不改变结果的逻辑功能（图图6-69)6-69)F=A BABFABFABABFFF=A BF=(A B)F=(A B)2626I1I2I3I4INODDDaisy-Chain Connection (菊花链式连接菊花链式连接)I1I2I3I4IMINODDTree Structure (树状连接树状连接)Cascading XOR GatesCascading XOR Gates(级联异或门级联异或门 图图6 67070）Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)

25、27279-bit Odd/Even Parity Generator 9-bit Odd/Even Parity Generator 7474x280 x280 (9(9位奇偶校验发生器位奇偶校验发生器7474x280 x280（图图6 67 71 1）ABCDEFGHIEVENODD74x280Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)2828Parity-Checking ApplicationsParity-Checking Applications(奇偶校验的应用奇偶校验的应用)用于检测代码在传输和存储过程中是否出

26、现差错用于检测代码在传输和存储过程中是否出现差错AEVENODD74x280HIAEVENODD74x280HI发发端端收收端端DB0:7DB0:7ERROR发端保证有偶数个发端保证有偶数个1 1收端收端 ODD ODD 有效表示出错有效表示出错奇数奇数EVENEVEN29296.9 Comparator 6.9 Comparator（比较器（比较器）Compare two Binary words and indicate whether they are equal(比较比较2个二进制数值并指示其是否相等的电路个二进制数值并指示其是否相等的电路)Comparator:Check if tw

27、o Binary words are equal (等值比较器：检验数值是否相等等值比较器：检验数值是否相等)Magnitude Comparator:Compare their magnitude(Greater than,Equal,Less than)(数值比较器：比较数值的大小（数值比较器：比较数值的大小（,=,B（A=1,B=0）则则 AB=1 可作为输出信号可作为输出信号 AB3)LT=EQ GT=(EQ+GT)或或(A3=B3)(A2=B2)(A1B1)或或(A3=B3)(A2=B2)(A1=B1)(A0B0)或或(A3=B3)(A2B2)A3 B3A2 B2A1 B1A0 B0

28、 +Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)373774x854-Bit Comparator 4-Bit Comparator 7474x85 x85(4(4位比较器位比较器7474x85)x85)A0A1A2A3ALTBINAEQBINAGTBIN级联输入，用于扩展级联输入，用于扩展ALTBOUT=(AB高位高位A高位高位=B高位高位&A低位低位B低位低位ABAEQBOUT=(A=B)AEQBINAGTBOUT=(AB)+(A=B)AGTBINDigital Logic Design and Application(数

29、字逻辑设计及应用数字逻辑设计及应用)3838Serial Expanding ComparatorsSerial Expanding Comparators(比较器的串行扩展比较器的串行扩展)XD11:0YD11:03:07:411:8XY+5VABIABOA0A3B0B374x85ABIABOA0A3B0B374x85ABIABOA0A3B0B374x853 3片片7474x85x85构成构成1212位比较器位比较器低位低位高位高位Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)3939P0P1P2P3P4P5P6P78 8位比

30、较器位比较器7474x682x682内部逻辑图：图内部逻辑图：图6-826-82问题问题1：怎样表示以下输出？：怎样表示以下输出？高电平有效：高电平有效：P DIFF Q 高电平有效：高电平有效：P EQ Q 高电平有效：高电平有效：P GE Q 高电平有效：高电平有效：P LT Q （图图6-81）GELT问题问题2：能否扩展：能否扩展？注意：没有级联输入端注意：没有级联输入端Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)40403 3片片7474x682x682构成构成2424位比较器位比较器P0P7 P=QQ0Q7 PQP

31、0P7 P=QQ0Q7 PQP0P7 P=QQ0Q7 PQ7:015:823:16P23:0Q23:0PEQQPGTQParalelParalel Expanding Comparators Expanding Comparators(比较器的并行扩展比较器的并行扩展)414142Magnitude Comparator Example:Magnitude Comparator Example:Minimum of Two NumbersMinimum of Two NumbersDesign a combinational component that computes the minimu

32、m of two 8-bit numbersSolution:Use 8-bit magnitude comparator and 8-bit 2x1 muxIf AB,pass A through mux.Else,pass B.a424243Magnitude Comparator Example:Magnitude Comparator Example:Minimum of Two NumbersMinimum of Two Numbers888CABMin(b)MINIgtIeqIltAgtBAeqBAltB010AABB8-bit magnitude comparatorsI1I02

33、x1 mux8-bitC88888(a)1100000001111111001011111114343第六章第六章 作业作业 （四版）（四版）6.24Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)4444第六章第六章 作业（三版）作业（三版）5.24(6.24)Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)4545用数据选择器用数据选择器74x15174x151实现逻辑函数实现逻辑函数F=(W,X,Y,Z)(1,3,5,812,15)Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)A Class Problem (A Class Problem (每课一题每课一题 )ENABCD0D1D2D3D4D5D6D7YY74x1514646