数字逻辑设计及应用13课件.ppt

1、1 1Chapter 6Chapter 6 Combinational Logic Design Combinational Logic Design PracticesPractices(组合逻辑设计实践组合逻辑设计实践)Documentation Standard and Circuit Timing(文档标准和电路定时文档标准和电路定时)Commonly Used MSI Combinational Logic Device(常用的中规模组合逻辑器件常用的中规模组合逻辑器件)Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)2

2、 2Review of Last Class(Review of Last Class(内容回顾内容回顾)6.1 Documentation Standard (文档标准文档标准)Signal Name and Active Level (信号名和有效电平信号名和有效电平)Bubble-to-Bubble Logic Design (“圈到圈圈到圈”逻辑设计逻辑设计)Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)3 36.2 Circuit Timing(电路定时电路定时)Propagation Delay(传播延迟传播延迟)T

3、iming Analysis(定时分析定时分析)Timing Diagram(定时图定时图)Review of Last Class(Review of Last Class(内容回顾内容回顾)Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)4 4A B F0 0 00 1 01 0 01 1 1ABF开关状态开关状态：1闭合、闭合、0断开断开灯的状态：灯的状态：1亮亮 、0不亮不亮逻辑与：当且仅当所有输入条件逻辑与：当且仅当所有输入条件都有效时，输出状态才有效。都有效时，输出状态才有效。开关状态：开关状态：0闭合、闭合、1断开断

4、开灯的状态：灯的状态：0亮亮 、1不亮不亮A B F0 0 00 1 11 0 11 1 1ABFABFF=A+B =(A B)Review of Last Class(Review of Last Class(内内容回顾容回顾)Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)5 5开关的有效状态开关的有效状态：闭合闭合灯的有效状态：亮灯的有效状态：亮ABF有反相圈的引脚有反相圈的引脚表示低电平有效表示低电平有效给定逻辑功能只在符号框的内部发生给定逻辑功能只在符号框的内部发生Review of Last Class(Review

5、of Last Class(内内容回顾容回顾)Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)6 6Decoders(译码器译码器)Encoders(编码器编码器)Multiplexers(多路复用器多路复用器)Parity Circuits(奇偶校验奇偶校验)Comparators(比较器比较器)Adders(加法器加法器)Commonly Used MSI Combinational Logic Commonly Used MSI Combinational Logic Device(Device(常用中规模组合逻辑器件）常用

6、中规模组合逻辑器件）Enable Inputs(使能输入使能输入)(输入输入编码编码)(输出输出编码编码)Map 映射映射Input Code WordOutput Code WordDigital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)7 76.4 Decoder6.4 Decoder（译码器）（译码器）Binary Decoder (二进制译码器二进制译码器)使能使能输入输入编码编码输出输出编码编码映射映射n位二进制码位二进制码2n中取中取1码码2-42-4译码器译码器Y0Y1Y2Y3I0I1ENYi=EN mi 0 X X 0 0

7、 0 0 1 0 0 0 0 0 1 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 1 1 0 0 0输输 入入EN I1 I0输输 出出 Y3 Y2 Y1 Y02-42-4二进制译码器真值表二进制译码器真值表当使能端有效时当使能端有效时Yi=miTruth Table for a 2-to-4 Binary DecoderDigital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)8 8The The 7474x139 Dual x139 Dual 2-2-to-4 Decoderto-4 Decoder(双双2-42-4

8、译码器译码器7474x139)x139)74x139 1 X X 1 1 1 1 0 0 0 1 1 1 0 0 0 1 1 1 0 1 0 1 0 1 0 1 1 0 1 1 0 1 1 1InputsG B AOutputs Y3_L Y2_L Y1_L Y0_L(1/2 74x139双双2-4译码器真值表译码器真值表 )Truth Table for One-half of a 74x139Dual 2-to-4 Decoder9 9 74x139 ENDigital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)1010低位低位高位高位

9、Yi=EN miG1G2A_LG2B_LENYi_L=Yi=(EN mi)EN=G1 G2A G2B =G1 G2A_L G2B_L Y0_LY1_LY7_LY2_LY3_LY4_LY5_LY6_LENDigital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)11 11N0N1N2N3EN_L+5VD0_LD7_LD8_LD15_L用用7474x138x138设计设计4-16译码器译码器思路：思路：16 16个输出需要个输出需要 片片7474x138x138？Y0Y7ABCG1G2AG2BY0Y7ABCG1G2AG2BU1U2 任何时刻只有

10、任何时刻只有一片在工作。一片在工作。4 4个输入中，个输入中，哪些位控制片选哪些位控制片选哪些位控制输入哪些位控制输入Cascading Binary Decoders(级联二进制译码器）级联二进制译码器）1212Consider:How to make a 5-to-32 DecoderConsider:How to make a 5-to-32 Decoder with 3-to-8 Decoder?with 3-to-8 Decoder?(思考：用思考：用7474x138x138设计设计 5 5-32 译码器译码器)How many How many 7474x138 chips to

11、be usedx138 chips to be usedwith 32 outputs?with 32 outputs?(32(32个输出需要多少片个输出需要多少片7474x138 x138？)Control that only one chip works in any timeControl that only one chip works in any time(控制任何时刻只有一片工作控制任何时刻只有一片工作)Use the Enable Inputs(Use the Enable Inputs(利用使能端利用使能端)Digital Logic Design and Applicati

12、on(数字逻辑设计及应用数字逻辑设计及应用)1313Consider:How to make a 5-to-32 Decoder Consider:How to make a 5-to-32 Decoder with 3-to-8 Decoder?with 3-to-8 Decoder?(思考：用思考：用7474x138x138设计设计 5 5-32 译码器译码器)Control inputs of three low-order bits of a 5-bit code word (5个输入的低个输入的低3位控制输入位控制输入)Control chips of two high-order

13、bits of a 5-bit code word (5个输入的高个输入的高2位控制片选位控制片选)Use 2-to-4 Decoder (利用利用 2-4 译码器译码器)Figure 6-37Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)1414补充：用译码器和逻辑门实现逻辑函数补充：用译码器和逻辑门实现逻辑函数F=(X,Y,Z)(0,3,6,7)=(X,Y,Z)(1,2,4,5)对于二进制译码器：对于二进制译码器：Yi=EN mi 当使能端有效时，当使能端有效时，Yi=mi对低电平有效输出：对低电平有效输出：Yi_L=Yi

14、当使能端有效时，当使能端有效时，Yi_L=mi=MiABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)1515用译码器和逻辑门实现逻辑函数用译码器和逻辑门实现逻辑函数ZYXABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138F+5VF=(X,Y,Z)(0,3,6,7)当使能端有效时当使能端有效时Yi=miDigital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)1616用译码器和逻辑门实现逻辑函数用译

15、码器和逻辑门实现逻辑函数ZYXABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138+5VFF=(X,Y,Z)(0,3,6,7)Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)1717=M1 M2 M4 M5=m1 m2 m4 m5F=(X,Y,Z)(1,2,4,5)ZYXABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138+5VFDigital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)1818BCD Decoder(BCD Decoder(二十进制

16、译码器二十进制译码器)Inputs:4-bit BCD codeOutputs:1-out-of 10 CodeY0Y9I0I1I2I3多余的多余的6 6个状态如何处理？个状态如何处理？输出均无效：拒绝输出均无效：拒绝“翻译翻译”作为任意项处理作为任意项处理 电路内部结构简单电路内部结构简单Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)1919二二-十十进进制制译译码码器器0 0 0 0 0 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01

17、 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 1 1 1 1 1 1 1 1 11 0 1 1 1 1 1 1 1 11 1 0 1 1 1 1 1 1 11 1 1 0 1 1 1 1 1 11 1 1 1 0 1 1 1 1 11 1 1 1 1 0 1 1 1 11 1 1 1 1 1 0 1 1 11 1 1 1 1 1 1 0 1 11 1 1 1 1 1 1 1 0 11 1 1 1 1 1 1 1 1 01 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 1

18、1 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 1I3 I2 I1 I00123456789Y0_L Y9_L伪伪码码任任 意意 项项Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)20206.4.8 Seven-Segment Decoders6.4.8 Seven-Segment Decoders(七段显示译码器七段显示译码器)abcdefg dp公共阴极公共阴极abcdefgdpNormally use(常用的有常用的有)：Light-Emitting Diodes（LED,半导体数码管半导体数码管

19、）Liquid-Crystal Display（LCD,液晶数码管液晶数码管）abcdefg dp公共阳极公共阳极Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)212121Multiple-Output Example:Multiple-Output Example:BCD to 7-Segment ConverterBCD to 7-Segment Converterabcdefg 111111001100001101101afbdgecwxyzCo nverterafbdgec(b)(a)2222Multiple-Outpu

20、t Example:Multiple-Output Example:BCD to 7-Segment ConverterBCD to 7-Segment Convertera=w x y z +w x yz +w x yz+w xy z+w xyz +w xyz+wx y z +wx y zb=w x y z +w x y z+w x yz +w x yz+w xy z +w xyz+wx y z +wx y zafbdgeca.2323Input code:4-bit BCD 输入信号：输入信号：BCD码（用码（用A3A2A1A0表示）表示）Output Code:Seven-Segment

21、 Code 输出：七段码（的驱动信号）输出：七段码（的驱动信号）a g 1 表示亮表示亮(On)，0 表示灭表示灭(Off)abcdefg1111110110110100111116.4.8 Seven-Segment Decoders6.4.8 Seven-Segment Decoders(七段显示译码器七段显示译码器)Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)2424七七段段显显示示译译码码器器的的真真值值表表0 0 0 0 0 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1

22、11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 11 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 11 1 1 1 0 0 10 1 1 0 0 1 11 0 1 1 0 1 10 0 1 1 1 1 11 1 1 0 0 0 01 1 1 1 1 1 11 1 1 0 0 1 10 0 0 1 1 0 10 0 1 1 0 0 10 1 0 0 0 1 11 0 0 1 0 1 10 0 0 1 1 1 10 0 0 0 0 0 0A3 A2 A1 A0a b c d e f g01234567891

23、01112131415Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)2525Karnaugh Maps for BCD-Seven-Segment Decoder(BCD-七段显示译码器的卡诺图七段显示译码器的卡诺图)Ya=A3A2A2A0+A3A1+A2A0Yb=A3A1+A2A1A0+A2A1A0Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)2626Yc=A3A2+A2A1A0Yd=A2A1A0+A2A1A0+A2A1A0Karnaugh Maps for B

24、CD-Seven-Segment Decoder(BCD-七段显示译码器的卡诺图七段显示译码器的卡诺图)Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)2727Ye=A2A1+A0Yf=A3A2A0+A1A0+A2A1Karnaugh Maps for BCD-Seven-Segment Decoder(BCD-七段显示译码器的卡诺图七段显示译码器的卡诺图)Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)2828Yg=A3A2A1+A2A1A0Karnaugh Map

25、s for BCD-Seven-Segment Decoder(BCD-七段显示译码器的卡诺图七段显示译码器的卡诺图)Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)2929回顾：组合电路的综合回顾：组合电路的综合要求设计一个七段显示译码器要求设计一个七段显示译码器逻辑抽象，得到真值表逻辑抽象，得到真值表选择器件类型选择器件类型采用基本门电路实现，利用卡诺图化简采用基本门电路实现，利用卡诺图化简采用二进制译码器实现，变换为标准和形式采用二进制译码器实现，变换为标准和形式电路处理，得到电路图电路处理，得到电路图Digital Log

26、ic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)3030第六章第六章 作业（四版）作业（四版）6.20(a)(c)(e)6.316.326.336.41:用用MSI和和SSI设计设计6.436.386.47Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)3131第五章第五章 作业作业5.19(6.20)(a)(b)(c)5.82(6.43)5.85(6.41)用用MSI和和SSI设计设计5.31(6.31)5.32(6.32)5.34(6.33)5.36（6.38）5.40(6.47)Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)3232用译码器和逻辑门实现逻辑函数用译码器和逻辑门实现逻辑函数ABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138F=(X,Y,Z)(1,3,5,6)Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)A Class Problem (A Class Problem (每课一题每课一题 )