全加器数据选择器译码器课件分析.ppt

1、 实验目的实验目的1、熟悉组合逻辑电路的设计方法。、熟悉组合逻辑电路的设计方法。2、掌握基本门电路在组合逻辑电路中的作用。、掌握基本门电路在组合逻辑电路中的作用。全加器全加器一、要求：一、要求：设计一个全加器，能进行加数、被加数、低位设计一个全加器，能进行加数、被加数、低位来的进位信号三者相加，并根据求和结果分别显示来的进位信号三者相加，并根据求和结果分别显示本位和及向高位进位的信号。本位和及向高位进位的信号。二、步骤：二、步骤：1、根据功能要求列出真值表；、根据功能要求列出真值表；2、由真值表写出逻辑表达式；、由真值表写出逻辑表达式；3、简化和变换逻辑表达式；、简化和变换逻辑表达式；4、逻辑

2、图以电路简单、所用器件少为目标；、逻辑图以电路简单、所用器件少为目标；5、按逻辑图实现实物；、按逻辑图实现实物；6、进行功能测试，将结果与原理对照，验证其正、进行功能测试，将结果与原理对照，验证其正确性；确性；7、对设计实验进行总结。、对设计实验进行总结。全加器的设计全加器的设计全加器逻辑功能表全加器逻辑功能表本位加本位加 本位加本位加 低位进低位进 本位和本位和 进高位进高位Ai Bi CiSiCi+10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1全加器逻辑功能表全加器逻辑功能表本位加本位加 本位加本位加 低位进低位进 本位和本位和 进高位进高位Ai Bi

3、CiSiCi+10 0 0000 0 1100 1 0100 1 1011 0 0101 0 1011 1 0011 1 111SiAiBiCi AiBiCiAiBiCiAiBiCi=AiBiCiCi+1=AiBiCi AiBiCi AiBiCiAiBiCi(AiBi)Ci+AiBi(AiBiAiBi)Ci(AiBi AiBi)Ci=(AiBi)Ci(AiBi)Ci=(AiBi AiBi)Ci AiBi(CiCi)全加器原理图全加器原理图Ai SiBi Ci Ci+174LS08与非门与非门74LS32或门或门74LS86异或门异或门74LS0874LS8674LS322输入门电路输入门电路

4、引脚图引脚图 VCC 4B 4A 4Y 3B 3A 3Y 14 13 12 11 10 9 8D 1 2 3 4 5 6 7 1A 1B 1Y 2A 2B 2Y GND 能独立写出严谨的、有理论分析的、实事求是的、文理通顺的、字迹端正的实验报告。数据选择器和译码器数据选择器和译码器 实验目的实验目的:1、掌握数据选择器、译码器的逻辑功能及、掌握数据选择器、译码器的逻辑功能及使用方法。使用方法。2、学习用数据选择器、译码器构成组合逻、学习用数据选择器、译码器构成组合逻辑电路的方法。辑电路的方法。74LS15174LS13874LS153数据数据选择器选择器 74LS151逻辑图逻辑图0D7DYY

5、STA0 A1 A2D0D7是数据输入端；Y和Y输出端；ST是使能端；A2A1A0地址控制端。ST=0时，器件数选。地址码A2A1A0的状态决定D0D7中某一个通道的数据输送到输出端Y。ST=1时，Y=0，Y=1。选择器选择器 74LS151 功能表功能表STA2 A1 A0Y Y1X X X0 100 0 0D0 D000 0 1D1 D100 1 0D2 D200 1 1D3 D301 0 0D4 D401 0 1D5 D501 1 0D6 D601 1 1D7 D7 1、测试数据选择器、测试数据选择器74LS151的逻辑功能的逻辑功能 地址端地址端A2A1A0，数据端，数据端D0D7，使

6、能端，使能端 接逻辑开关，输出端接逻辑开关，输出端Y接逻辑电平显示，按接逻辑电平显示，按74LS151功能表逐项进行测试，记录测试功能表逐项进行测试，记录测试结果。结果。ST 数据数据选择器选择器 74LS151 引脚图引脚图 VCC D4 D5 D6 D7 A0 A1 A2 16 15 14 13 12 11 10 9 D 1 2 3 4 5 6 7 8 D3 D2 D1 D0 Y Y ST GND 用用8选选1数据选择器数据选择器74LS151实现逻辑函数：实现逻辑函数：要求：要求：写出设计过程；写出设计过程；画出接线图；画出接线图；验证逻辑功能。验证逻辑功能。FAB0D7DYYSTA0

7、A1 A2使能端使能端 A B输出输出数据输入端数据输入端A2 A1 A0Y 1X X X000 0 00D000 0 11D100 1 01D200 1 10D301 0 00D401 0 10D501 1 00D601 1 10D7YYSTD0D1D2D3D4D5D6D7VCC逻辑开关LED电平显示A0 A1 A2FABST译码器译码器 74LS138 逻辑图逻辑图BSTCST0Y7YASTA0 A1 A2Y0Y7译码输出端，A0A1A2地址控制输入端，STA、STB、STC是使能端。STA=1、STC+STB=0时，器件译码。由地址输入端A0A1A2状态控制的输出端输出0，其他输出端为1

8、。STA=0、STC+STB=X或STA=X、STC+STB=1时，所有输出同时为1。译码器译码器 74LS138功能表功能表选选 通通译码地址译码地址译译 码码STASTB+STCA2 A1 A0Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7X01XX X XX X X1 1 1 1 1 1 1 11 1 1 1 1 1 1 1100 0 00 1 1 1 1 1 1 1100 0 11 0 1 1 1 1 1 1100 1 01 1 0 1 1 1 1 1100 1 11 1 1 0 1 1 1 1101 0 01 1 1 1 0 1 1 1101 0 11 1 1 1 1 0 1 110

9、1 1 01 1 1 1 1 1 0 1101 1 11 1 1 1 1 1 1 0 2、测试译码器、测试译码器74LS138的逻辑功能的逻辑功能 地址端地址端A2A1A0，使能端，使能端 、接逻辑开关，输出端接逻辑开关，输出端Y0Y7，接逻辑电平显，接逻辑电平显示，按示，按74LS138功能表逐项进行测试，记功能表逐项进行测试，记录测试结果。录测试结果。ASTBSTCST译码器译码器 74LS138 引脚图引脚图 VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6 16 15 14 13 12 11 10 9 D 1 2 3 4 5 6 7 8 A0 A1 A2 STB STC STA Y7

10、GND 3、数据选择器和译码器的应用、数据选择器和译码器的应用 用数据选择器和译码器组成一个信号传输电用数据选择器和译码器组成一个信号传输电路，路，D0D7为信号输入端，为信号输入端，Y0 Y7为信号为信号输出端。输出端。要求：数据选择器和译码器同步工作，即信要求：数据选择器和译码器同步工作，即信号从号从D0输入就必须从输入就必须从Y0输出、信号从输出、信号从D1输入输入就必须从就必须从Y1输出。而且输入为输出。而且输入为1输出也必须输出也必须为为1、输入为、输入为0输出也必须为输出也必须为0。按要求画出实验电路图。分析电路的工按要求画出实验电路图。分析电路的工作原理。接好电路，测试电路的功能

11、。作原理。接好电路，测试电路的功能。数据选择器及分配器数据选择器及分配器DO YO Y STC Y STBD7 ST STA Y7 A0 A1 A2 A0 A1 A2 数据选择器及分配器数据选择器及分配器0CSTBSTA0 A1 A2STYY0D7D7Y0Y0AST11000000A0 A1 A2 数据选择器及分配器数据选择器及分配器1CSTBSTSTYY0D7D7Y0Y1AST00111000A0 A1 A2A0 A1 A2 数据选择器及分配器数据选择器及分配器0CSTBSTA0 A1 A2STYY0D7D7Y0Y0AST11000000A0 A1 A2 数据选择器、译码器应用数据选择器、译

12、码器应用0D7DYYSTA0 A1 A2A0 A1 A2BSTCST0Y7YAST 数据选择器及分配器数据选择器及分配器CSTBSTA0 A1 A2A0 A1 A2STYY0D7D7Y0YAST0000000011 数据选择器及分配器数据选择器及分配器CSTBSTA0 A1 A2A0 A1 A2STYY0D7D7Y0YAST0001111100 用用8选选1数据选择器数据选择器74LS151实现逻辑函数：实现逻辑函数：要求：要求：写出设计过程；写出设计过程；画出接线图；画出接线图；验证逻辑功能。验证逻辑功能。FABAC BC0D7DYYSTA0 A1 A2使能端使能端 A B C输出输出数据输

13、入端数据输入端A2 A1 A0Y 1X X X00 0 00D000 0 11D100 1 01D200 1 11D301 0 01D401 0 11D501 1 01D601 1 10D7D0D1D2D3D4D5D6D7VCC逻辑开关LED电平显示A0 A1 A2YYSTFABAC BCST 用用8选选1数据选择器数据选择器74LS151实现逻辑函数：实现逻辑函数：要求：要求：写出设计过程；写出设计过程；画出接线图；画出接线图；验证逻辑功能。验证逻辑功能。FAB0D7DYYSTA0 A1 A2使能端使能端 A B输出输出数据输入端数据输入端A2 A1 A0Y 1X X X000 0 00D0

14、00 0 11D100 1 01D200 1 10D301 0 00D401 0 10D501 1 00D601 1 10D7YYSTD0D1D2D3D4D5D6D7VCC逻辑开关LED电平显示A0 A1 A2FABST 用用8选选1数据选择器数据选择器74LS151设计三输入多设计三输入多数表决电路。数表决电路。要求：要求：写出设计过程；写出设计过程；画出接线图；画出接线图；验证逻辑功能。验证逻辑功能。0D7DYYSTA0 A1 A2用用8选选1数据选择器数据选择器74LS151设计三输入多数设计三输入多数表决电路。表决电路。使能端使能端C B A输出输出数据输入端数据输入端A2 A1 A0

15、Y 1X X X000 0 00D000 0 10D100 1 00D200 1 11D301 0 00D401 0 11D501 1 01D601 1 11D7YYSTA0 A1 A2D0D1D2D3D4D5D6D7VCC逻辑开关LED电平显示ST 用8选1数据选择器可以实现任意三输入变量的组合逻辑函数。例：用8选1数据选择器74LS151实现函数 步骤：1、作出函数F的功能表，如表2-2所示。将函数F功能表与8选1数据选择器的功能表比较，可知：1）将输入变量C、B、A作为8选1数据选择器的 地址码A2、A1、A0。2）使8选1数据选择器的各数据输入D0D7分别与函数F的输出值一一对应。即：

16、A2A1A0=CBA D0=D7=0 D1=D2=D3=D4=D5=D6=1则8选1数据选择器的输出Q便实现了函数显然，采用具有n个地址端的数据选择器实现n变量的逻辑函数时，应将函数的输入变量加到数据选择器的地址端（A），选择器的数据输入端（D）按次序以函数F输出值来赋值。例2：用8选1数据选择器74LS151实现函数（1）列出函数F的功能表如表2-3所示。（2）将A、B加到地址端A1、A0，A2接地，由表2-3可见，将D1、D2接“1”，D0、D3接地，其余数据输入端D4D7都接地，则8选1数据选择器的输出Q，便实现了函数 接线如图2-6所示 用8选1数据选择器74LS151设计三输入多数表

17、决电路（1）列出功能表如下：（2）由功能表作出接线图如2-7所示。用用74LS138设计全加器设计全加器一、要求：一、要求：设计一个全加器，能进行加数、被加数、低位来设计一个全加器，能进行加数、被加数、低位来的进位信号三者相加，并根据求和结果分别显示本位的进位信号三者相加，并根据求和结果分别显示本位和及向高位进位的信号。和及向高位进位的信号。二、步骤：二、步骤：1、根据设计要求列出真值表，写出逻辑表达式；、根据设计要求列出真值表，写出逻辑表达式；2、列出芯片真值表，写出输出逻辑表达式；、列出芯片真值表，写出输出逻辑表达式；3、找出两个逻辑表达式对应关系，确定设计方案；、找出两个逻辑表达式对应关

18、系，确定设计方案；4、画出逻辑图；、画出逻辑图；5、按逻辑图实现实物；、按逻辑图实现实物；6、进行功能测试，将结果与原理对照，验证其正确、进行功能测试，将结果与原理对照，验证其正确性；性；7、对设计实验进行总结。、对设计实验进行总结。本位加本位加 Ai00001111本位加本位加 Bi00110011低位进低位进 Ci01010101本位和本位和 Si01101001进高位进高位Ci+100010111全加器逻辑功能表全加器逻辑功能表Ci+1=AiBiCi AiBiCi AiBiCiAiBiCiSiAiBiCi AiBiCiAiBiCiAiBiCi译码器译码器 74LS138功能表功能表选选

19、通通译码地址译码地址译译 码码STASTB+STCA2 A1 A0Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7X01XX X XX X X1 1 1 1 1 1 1 11 1 1 1 1 1 1 1100 0 00 1 1 1 1 1 1 1100 0 11 0 1 1 1 1 1 1100 1 01 1 0 1 1 1 1 1100 1 11 1 1 0 1 1 1 1101 0 01 1 1 1 0 1 1 1101 0 11 1 1 1 1 0 1 1101 1 01 1 1 1 1 1 0 1101 1 11 1 1 1 1 1 1 074LS138输出逻辑表达式输出逻辑表达式 A2

20、=Ai A1=Bi A0=Ci 0210Y=A A A1210Y=A A A2210Y=A A A3210Y=A A A4210Y=A A A5210Y=A A A6210Y=A A A7210Y=A A A本位和本位和Si、进高位、进高位Ci+1表达式表达式1247Y+Y+Y+Y1247=Y+Y+Y+Y1247=Y Y Y Y3567=Y+Y+Y+Y3567=Y+Y+Y+Y3567=Y Y Y YCi+1=AiBiCi AiBiCi AiBiCiAiBiCiSiAiBiCi AiBiCiAiBiCiAiBiCi74LS138设计全加器逻辑图设计全加器逻辑图CSTBSTAST逻辑开关10123

21、4567YYYYYYYYSiCi+1A0 A1 A2&74LS138设计全加器逻辑图设计全加器逻辑图CSTBSTAST逻辑开关101234567YYYYYYYYSiCi+1A0 A1 A211用用74LS151设计全加器设计全加器一、要求：一、要求：设计一个全加器，能进行加数、被加数、低位来设计一个全加器，能进行加数、被加数、低位来的进位信号三者相加，并根据求和结果分别显示本位的进位信号三者相加，并根据求和结果分别显示本位和及向高位进位的信号。和及向高位进位的信号。二、步骤：二、步骤：1、根据设计要求列出真值表，写出逻辑表达式；、根据设计要求列出真值表，写出逻辑表达式；2、列出芯片真值表，写出

22、输出逻辑表达式；、列出芯片真值表，写出输出逻辑表达式；3、找出两个逻辑表达式对应关系，确定设计方案；、找出两个逻辑表达式对应关系，确定设计方案；4、画出逻辑图；、画出逻辑图；5、按逻辑图实现实物；、按逻辑图实现实物；6、进行功能测试，将结果与原理对照，验证其正确、进行功能测试，将结果与原理对照，验证其正确性；性；7、对设计实验进行总结。、对设计实验进行总结。本位加本位加 Ai00001111本位加本位加 Bi00110011低位进低位进 Ci01010101本位和本位和 Si01101001进高位进高位Ci+100010111全加器逻辑功能表全加器逻辑功能表Ci+1=AiBiCi AiBiCi

23、 AiBiCiAiBiCiSiAiBiCi AiBiCiAiBiCiAiBiCi选择器选择器 74LS151 功能表功能表STA2 A1 A0DY Y1X X X0 100 0 0D0D0 D000 0 1D1D1 D100 1 0D2D2 D200 1 1D3D3 D301 0 0D4D4 D401 0 1D5D5 D501 1 0D6D6 D601 1 1D7D7 D7选择器选择器 74LS151 功能表功能表ST A2 A1 A0DY Si/Ci+1 Ai BiCiSi Ci+11X X X00 0 0D000 0 1D100 1 0D200 1 1D301 0 0D401 0 1D50

24、1 1 0D601 1 1D774LS151输出表达式输出表达式100101102103Y=Si=A A D+AA D+A A D+A A D104105106107Y=Ci+1=A A D+AA D+A A D+A A DSi=AiBiCi+AiBiCi+AiBiCi+AiBiCiCi+1=AiBiCi+AiBiCi+AiBiCi+AiBiCi=AiBiCi+AiBiCi+AiBi100312Ai=A Bi=A Ci=D=D Ci=D=D104567=1Ai=A Bi=A D=0 Ci=D=D D2A=02A=174LS151设计全加器逻辑图设计全加器逻辑图YYSTA0 A1 A2D0D1D

25、2D3D4D5D6D71Si/Ci+1Ci逻辑开关74ls08 2输入与门电路输入与门电路 引脚图引脚图 VCC 4B 4A 4Y 3B 3A 3Y 14 13 12 11 10 9 8D 1 2 3 4 5 6 7 1A 1B 1Y 2A 2B 2Y GND 74ls86 2输异或门电路输异或门电路 引脚图引脚图 VCC 4B 4A 4Y 3B 3A 3Y 14 13 12 11 10 9 8D 1 2 3 4 5 6 7 1A 1B 1Y 2A 2B 2Y GND 74ls32 2输或门电路输或门电路 引脚图引脚图 VCC 4B 4A 4Y 3B 3A 3Y 14 13 12 11 10

26、9 8D 1 2 3 4 5 6 7 1A 1B 1Y 2A 2B 2Y GND 全加器逻辑功能表全加器逻辑功能表本位加本位加 本位加本位加 低位进低位进本位和本位和 进高位进高位Ai Bi CiSiCi+10 0 0000 0 1100 1 0100 1 1011 0 0101 0 1011 1 0011 1 111CSTBSTASTBSTCSTASTA0 A1 A201234567YYYYYYYY逻辑开关101234567YYYYYYYY本位加本位加 Ai00001111本位加本位加 Bi00110011低位进低位进 Ci01010101本位和本位和 Si进高位进高位Ci+1.全加器逻辑功

27、能表全加器逻辑功能表本位加本位加 Ai00001111本位加本位加 Bi00110011低位进低位进 Ci01010101本位和本位和 Si01101001进高位进高位Ci+100010111全加器逻辑功能表全加器逻辑功能表=AiBiCiCi+1=AiBiCi AiBiCi AiBiCiAiBiCiSiAiBiCi AiBiCiAiBiCiAiBiCi(AiBi)Ci+AiBi74LS151输出表达式输出表达式100101102103Si=Y=A A D+AA D+A A D+A A D2100210121022103Si=Y=A A A D+A AA D+A A A D+A A A D2104210521062107Ci+1=Y=A A A D+A AA D+A A A D+A A A DCi+1=AiBiCi AiBiCi AiBiCiAiBiCiSi=AiBiCi+AiBiCi+AiBiCi+AiBiCi104105106107Ci+1=Y=A A D+AA D+A A D+A A D74LS151设计全加器逻辑图设计全加器逻辑图0D7DYYSTA0 A1 A2D0D1D2D3D4D5D6D7A0 A1 A2YYST