电路基础与集成电子技术144数码寄存器和移位寄存器课件.ppt

1、第第14章章 触发器和时序逻辑电路触发器和时序逻辑电路 2010.03集成电子技术哈尔滨工业大学电子学教研室编哈尔滨工业大学电子学教研室编 蔡惟铮蔡惟铮 主编主编 王淑娟王淑娟 杨春玲杨春玲 齐齐 明明 副主编副主编第第14章章 触发器和时序逻辑电路触发器和时序逻辑电路 2010.0314.4.1 数码寄存器数码寄存器14.4.2 移位寄存器移位寄存器14.4 数码寄存器和移位寄存器数码寄存器和移位寄存器第第14章章 触发器和时序逻辑电路触发器和时序逻辑电路 2010.0314.4 数码寄存器和移位寄存器数码寄存器和移位寄存器 由于寄存器具有清除数码、接收数码、存放数码和传由于寄存器具有清除数

2、码、接收数码、存放数码和传送数码的功能，因此，它必须具有送数码的功能，因此，它必须具有记忆记忆功能，所以寄存器功能，所以寄存器都由触发器和门电路组成的。都由触发器和门电路组成的。寄存器分为寄存器分为数码寄存器数码寄存器（也简称为存储器）和（也简称为存储器）和移位寄移位寄存器存器两种。两者都具有暂时存放数码的记忆功能，不同之两种。两者都具有暂时存放数码的记忆功能，不同之处是后者具有移位功能而前者却没有。处是后者具有移位功能而前者却没有。在逻辑电路中，常常需要将一些数码、指令或运算结在逻辑电路中，常常需要将一些数码、指令或运算结果暂时存放起来，这些暂时存放数码或指令的器件就是寄果暂时存放起来，这些

3、暂时存放数码或指令的器件就是寄存器。存器。第第14章章 触发器和时序逻辑电路触发器和时序逻辑电路 2010.0314.4.1 数码寄存器数码寄存器 数码寄存器在获得数码寄存器在获得“接收接收”命令（也称命令（也称“写入脉冲写入脉冲”）时，把数码接收过来，在得到时，把数码接收过来，在得到“读出读出”命令后，将数码输出。命令后，将数码输出。数码寄存器的逻辑图如图数码寄存器的逻辑图如图14.4.1所示，它的存储部分由所示，它的存储部分由D触发器构成。触发器构成。C P4X4Q4D&3X3Q3D&2X2Q2D&1X1Q1D&读出脉冲输出输入图图14.4.1 由由D触发器构成的数码寄存器触发器构成的数码

4、寄存器 第第14章章 触发器和时序逻辑电路触发器和时序逻辑电路 2010.03 D触发器的输出触发器的输出Qn+1=Dn=Xn；若输入数码；若输入数码Xn=1，Qn+1=D n=1；若输入数码；若输入数码Xn=0，Qn+1=Dn=0。可见，不管各位触。可见，不管各位触发器的原状态如何。当接收脉冲发器的原状态如何。当接收脉冲CP到来后，输入数据到来后，输入数据X1X4就一齐送入就一齐送入D触发器，这种输入方式称为触发器，这种输入方式称为并行输入并行输入。C P4X4Q4D&3X3Q3D&2X2Q2D&1X1Q1D&读出脉冲输出输入 图中寄存器每位的输出端加了一个与门，在读出脉冲为图中寄存器每位的

5、输出端加了一个与门，在读出脉冲为高电平时，寄存器就有输出。寄存器输出端一般接有三态门，高电平时，寄存器就有输出。寄存器输出端一般接有三态门，以利与总线连接。图以利与总线连接。图14.4.1的寄存器在输出时也是各位同时的寄存器在输出时也是各位同时输出的。因此，称这种输出方式为输出的。因此，称这种输出方式为并行输出并行输出。第第14章章 触发器和时序逻辑电路触发器和时序逻辑电路 2010.0314.4.2 移位寄存器移位寄存器 在数字系统中，常常要将寄存器中的数码按时钟的在数字系统中，常常要将寄存器中的数码按时钟的节拍向左移或右移一位或多位，能实现这种移位功能的节拍向左移或右移一位或多位，能实现这

6、种移位功能的寄存就称为寄存就称为移位寄存器移位寄存器。在计算机中，进行二制数的乘。在计算机中，进行二制数的乘法和除法都是由移位操作结合加法操作来完成。法和除法都是由移位操作结合加法操作来完成。用用JKJK触发器构成移位寄存器触发器构成移位寄存器双向移位寄存器双向移位寄存器中规模集成寄存器中规模集成寄存器串行输入串并行输出右移寄存器串行输入串并行输出右移寄存器 第第14章章 触发器和时序逻辑电路触发器和时序逻辑电路 2010.0314.4.2.1 串行输入串并行输出右移寄存器串行输入串并行输出右移寄存器 CP1Q1D2Q2D3Q3D4Q4D&右移控制串行输入移位脉冲串行输出并行输出4321规定向

7、高位规定向高位移移-右移右移 串行输入，串行、并行输出右移寄存器，以同串行输入，串行、并行输出右移寄存器，以同步时钟作为移位脉冲步时钟作为移位脉冲CPCP使用。因为要实现数据右移，使用。因为要实现数据右移，所以每位触发器的输出要连向相邻右侧触发器的数据所以每位触发器的输出要连向相邻右侧触发器的数据输入端，如图所示。输入端，如图所示。第第14章章 触发器和时序逻辑电路触发器和时序逻辑电路 2010.03CP1Q1D2Q2D3Q3D4Q4D右移控制串行输入移位脉冲串行输出并行输出432111010000CP1Q1D2Q2D3Q3D4Q4D右移控制串行输入移位脉冲串行输出并行输出4321110110

8、00CP1Q1D2Q2D3Q3D4Q4D右移控制串行输入移位脉冲串行输出并行输出432111010100CP1Q1D2Q2D3Q3D4Q4D右移控制串行输入移位脉冲串行输出并行输出432111011010CP1Q1D2Q2D3Q3D4Q4D右移控制串行输入移位脉冲串行输出并行输出432111011101 设寄存器中各触发器初态均为设寄存器中各触发器初态均为“0 0”状态，状态，要右移串要右移串行输入数码（行输入数码（11011101），在移位脉冲的作用下，各触发），在移位脉冲的作用下，各触发器的状态如图所示。器的状态如图所示。第第14章章 触发器和时序逻辑电路触发器和时序逻辑电路 2010.0

9、3时钟编号CP寄 存 器 状 态Q4Q3Q2Q1D101234000010001000101010111011第一个串入的数据1第二个串入的数据0第三个串入的数据1第四个串入的数据11011向右移（向高位移）右移移位寄存器的状态转换表 在各时钟脉冲作用下，触发器的状态转换关系如在各时钟脉冲作用下，触发器的状态转换关系如下表所示。下表所示。第第14章章 触发器和时序逻辑电路触发器和时序逻辑电路 2010.03 若需要从移位寄存器中取出数码，可从每位触发若需要从移位寄存器中取出数码，可从每位触发器的输出端引出，这种输出方式称器的输出端引出，这种输出方式称并行输出并行输出。另一种。另一种输出方式是由

10、最后一级触发器输出方式是由最后一级触发器F4输出端引出。若寄存输出端引出。若寄存器中已存有数码器中已存有数码10111011，每来一个移位脉冲输出一个数，每来一个移位脉冲输出一个数码（即将寄存器中的数码右移一位），则再来四个移码（即将寄存器中的数码右移一位），则再来四个移位脉冲后，四位数码全部逐个输出，这种方式称之为位脉冲后，四位数码全部逐个输出，这种方式称之为串行输出串行输出。移位寄存器也可以进行左移位。原理和右移寄存移位寄存器也可以进行左移位。原理和右移寄存器没有本质的区别，电子工程手册编委会规定向高位器没有本质的区别，电子工程手册编委会规定向高位移称为移称为右移右移，向低位移称为，向低位

11、移称为左移左移*，而不管纸面上的，而不管纸面上的方向如何。方向如何。第第14章章 触发器和时序逻辑电路触发器和时序逻辑电路 2010.03 74LS194的逻辑图符的逻辑图符号如图所示，这是一种具号如图所示，这是一种具有并行输出、并行输入、有并行输出、并行输入、左移、右移、保持等多种左移、右移、保持等多种功能的移位寄存器。逻辑功能的移位寄存器。逻辑符号中的符号中的SRG4(Shift Register 4)是四位移位寄是四位移位寄存器的缩写。存器的缩写。14.4.2.2 通用多功能通用多功能74LS194型双向移位寄存器型双向移位寄存器图图14.4.3 74LS194的简化逻辑符号的简化逻辑符

12、号第第14章章 触发器和时序逻辑电路触发器和时序逻辑电路 2010.0374LS194的功能表：的功能表：1清零清零 当清零端当清零端CR输入低电平时，各触发器置输入低电平时，各触发器置“0”，与时，与时钟无关。进行其他操作时钟无关。进行其他操作时CR端均要处于高电平。端均要处于高电平。第第14章章 触发器和时序逻辑电路触发器和时序逻辑电路 2010.0374LS194的功能表：的功能表：2送数送数 当控制端当控制端S1S0=11(3)时，由功能表表的第时，由功能表表的第3行可知，行可知，在时钟上升沿到来时，它将接收在时钟上升沿到来时，它将接收A、B、C、D数据的并行输入。数据的并行输入。3保

13、持保持 当当CP处于低电平，或者处于低电平，或者S1S0=00(0)时，移位寄存器时，移位寄存器处于保持状态。即寄存器中的数据不产生移位。处于保持状态。即寄存器中的数据不产生移位。第第14章章 触发器和时序逻辑电路触发器和时序逻辑电路 2010.0374LS194的功能表：的功能表：4右移右移 当当S1S0=01(1)时，在时钟的参与下执行右移操作，将时，在时钟的参与下执行右移操作，将移位寄存器中移位寄存器中 的数据依次向高位移动一位，同时接收右移数据的数据依次向高位移动一位，同时接收右移数据串行输入端串行输入端DSR的数据进入的数据进入QA，QD的数据将移出寄存器。的数据将移出寄存器。5左移左移 当当S1S0=10(2)时，在时钟的参与下，执行左移操作，时，在时钟的参与下，执行左移操作，将移位寄存器中将移位寄存器中 的数据依次向低位移动一位，同时接收左移数的数据依次向低位移动一位，同时接收左移数据串行输入端据串行输入端DSL的数据进入的数据进入QD，QA的数据将移出寄存器。的数据将移出寄存器。第第14章章 触发器和时序逻辑电路触发器和时序逻辑电路 2010.03第第14章章 触发器和时序逻辑电路触发器和时序逻辑电路 2010.03第第14章章 触发器和时序逻辑电路触发器和时序逻辑电路 2010.03