数字电子技术基础第-6-章-半导体存储器和可编程逻辑器件课件.ppt

1、 第第 6 章章 半导体存半导体存储器和储器和可编程逻辑器件可编程逻辑器件6.1 半导体存储器半导体存储器6.1.1 半导体存储器的特点半导体存储器的特点 集成度高、体积小、存储密度大、可靠性高、价格低、外围电路简单和易批量生产。6.1.2 半导体存储器的分类半导体存储器的分类1.按照制造工艺分为双极型按照制造工艺分为双极型存储器存储器和和MOS存储器存储器 双极型存储器具有速度快、功耗大、价格高的特点，主要用于高速应用场合；而MOS存储器具有集成度高、功耗小、价格低的特点，主要用于大容量存储系统。2.按照存取功能分为按照存取功能分为ROM和和RAM ROM在正常工作时，只能从中读取数据，而不

2、能写入数据，故属于数据非易失存储器。分为掩模式ROM、可编程ROM、可擦除可编程ROM等几种类型。RAM在正常工作时可以随时向存储单元写入数据，或者从存储单元中读出数据。RAM分成静态随机存储器SRAM和动态随机存储器DRAM。3.按数据输入按数据输入/输出方式分为串行和并行存储器输出方式分为串行和并行存储器 并行存储器中数据输入/输出采用并行方式，串行存储器中数据输入或输出采用串行方式。6.1.3 半导体存储器的主要技术指标半导体存储器的主要技术指标1.存储容量存储容量 该指标是指半导体存储器能够存储二进制数据的多少。2.存取时间存取时间 存储器连续两次读出（或写入）操作所需的最短时间间隔称

3、为读（或者写）周期。6.2 随机存取存储器随机存取存储器（RAM）6.2.1 RAM的结构的结构1.存储矩阵存储矩阵 一个RAM中有许多个结构相同的存储单元，因这些存储单元排列成矩阵形式，故称为存储矩阵。2.地址译码器地址译码器 有字译码器和矩阵译码器两种。在大容量存储器中，通常采用矩阵译码器，分行地址和列地址译码器两部分。图6-1 RAM的电路结构例例6-1 图图6-2为为10241 RAM的结构示意图。试说的结构示意图。试说明该明该RAM的容量及其寻址过程。的容量及其寻址过程。解：解：该RAM的二进制地址范围为A9A8A7A6A5A4A3A2A1A000000000001111111111

4、，行地址A4A0经过行地址译码器使某一根行线Xi为1，列地址A9A5经列地址译码器使某一根列线Yj为1。图图6-2 1K1 RAM结结构示意构示意图图3.片选和读片选和读/写控制电路写控制电路 若在RAM的端加低电平，则该RAM就被选中，可以读/写操作，否则该RAM不工作，相当于与存储系统隔离。RAM被选中后，是读是写，由读/写R/来控制。图图6-3 一种一种RAM的片选和读的片选和读/写控制电路写控制电路6.2.2 RAM的存储单元的存储单元1.静态存储器静态存储器（SRAM）的存储单元的存储单元图图6-4 6管管CMOS存储单元的电路图存储单元的电路图2.动态存储器（动态存储器（DRAM）

5、的存储单元）的存储单元 以上介绍的6管CMOS SRAM缺点：不管存储的是1还是0，总有一个管子导通，需要消耗一定的功率；每个存储单元需要6个MOS管，不利于提高存储器的集成度。图图6-5 4管动管动态存储单元电态存储单元电路图路图（1）电路结构）电路结构（2）工作过程工作过程 例例6-2 试分析图试分析图6-5所示所示4管动态存储单元的读管动态存储单元的读/写写操作过程。操作过程。解：解：（1）当读操作开始时，先在V5、V6管栅极上加预充电脉冲，使V5、V6管导通，位线B和与电源VDD接通，VDD将位线分布电容CB和C充电至高电平。当预充电脉冲消失后，位线上的高电平将在短时内得以保持。当位线

6、处于高电平期间，如果地址译码器输出Xi和Yj 同时为1，则门控管V3、V4、V7、V8均导通，此时内部所存数据被读出。例如，设存储单元为0状态，即V1管导通、V2管截止，位线电容CB将通过V3、V1管放电，使位线B 变为低电平。同时因V2管截止，故位线仍保持高电平。这样就把存储单元的0状态读到B和上。由于此时V7、V8管也导通，所以位线B和的数据上了数据线D和。（2）当进行写操作写操作时，给定的地址经过译码，Xi、Yj同时为高电平，使V3、V4、V7、V8管导通。输入数据从器件的I/O端通过读/写控制电路加到D、端，然后通过V7、V8传输到位线B和上，再经过V3、V4管将数据写入C1或C2。例

7、如，设写入数据为0，即D0，1，当Yj 1时，V7、V8管导通，则位线B0、1。此时若Xi1，则V3、V4管导通，位线的高电平经V4管向C1充电，V1管导通，然后C2通过导通的V1管放电，使V2管截止，因此向存储单元存入0。存入1的过程与存0的过程类似。DRAM的型号较多，常用的有256K1位的PD41256，该芯片的存储容量为218。单管存储单元在提高集成度上有优势，成为大容量DRAM的首选存储单元。当写入1时，字线Xi给出高电平，V管导通，将位线上的数据存入CS中；读出1时，字线Xi为高电平，V管导通，CS经过V管向CB充电。由于存储器位线上连接的存储单元数目很多，使CB远大于CS，所以位

8、线上读出的电压信号幅度很小，且读出操作过后，因为电荷的损失，所以CS上的电压很低。在DRAM中设有灵敏再生放大器，一方面将读出信号放大，另一方面在每次读出后，及时对读出单元进行刷新操作。图图6-6 单管单管NMOS存储单元存储单元6.3 只读存储器只读存储器（ROM）分掩模式ROM、可编程ROM（PROM）和可擦除可编程ROM（EPROM）。根据数据擦除、写入方式，又分为紫外线可擦除可编程ROM（UVEPROM）、电可擦除可编程ROM（E2PROM）和快闪存储器（Flash Memory）等3种。6.3.1 ROM的结构的结构图图6-7 ROM的结构框图的结构框图 输出缓冲器的作用：一是提高存

9、储器的带负载能力；二是将输出信号电平调整为标准的逻辑电平值；三是实现对输出信号三态控制，便于ROM与数字系统数据传输总线连接。6.3.2 掩模式只读存储器掩模式只读存储器（固定固定ROM）1.二极管二极管ROM图图6-8 二极管二极管ROM的电路的电路结构结构表表6-1 图图6-8 ROM的数据表的数据表2.MOS管管ROM图图6-9 MOS管存储矩阵的电路结构图管存储矩阵的电路结构图6.3.3 可编程只读存储器可编程只读存储器（PROM）1.熔丝型熔丝型PROM存储单元存储单元图图6-10 熔丝型熔丝型PROM存储单元的原理电路存储单元的原理电路2.熔丝型熔丝型PROM编程举例编程举例图图6

10、-11 168的的PROM结构原结构原理图理图6.3.4 可擦除可编程只读存储器可擦除可编程只读存储器（EPROM）*1.紫外线可擦除可编程紫外线可擦除可编程ROM（UVEPROM）（1）FAMOS管管图图6-12 FAMOS管管（2）FAMOS管存储单元管存储单元（3）SIMOS管存储单元管存储单元图图6-14 SIMOS管管图图6-15 SIMOS管存储单元管存储单元2.E2PROM（1）Flotox管原理简介管原理简介 （2）E2PROM存储单元存储单元 图图6-17 E2PROM的存储单元的存储单元图图6-16 Flotox管管3.快闪式存储器快闪式存储器（1）叠栅叠栅MOS管简介管简

11、介（2）快闪式存储器的存储单元快闪式存储器的存储单元图图6-18 快闪式存储器中的叠栅快闪式存储器中的叠栅MOS管管图图6-19 快闪式存储器中的存储单元快闪式存储器中的存储单元6.4 存储器容量的扩展存储器容量的扩展1.位扩展方式位扩展方式例例6-3 试用多片试用多片10241位的位的RAM扩展成一个扩展成一个10248位的位的RAM存储系统。存储系统。解：解：8片10241位的RAM芯片的所有地址线、读写控制线R/、片选信号端分别并联，作为扩展后存储系统的地址线、读写控制线R/、片选信号，扩展后存储系统的容量为10248位。图图6-20 8片片10241 RAM构成一个构成一个10248

12、RAM2.字扩展方式字扩展方式例例6-4 试用试用4片片2568位的位的RAM芯片扩展成一个芯片扩展成一个10248位的位的RAM存储系统。存储系统。解：解：将每片2568位RAM的地址线A0A7并联，作为扩展后存储器的低8位地址线，译码器（1/2）CT74LS139的输入A0、A1分别作为扩展后存储器的高两位地址线A8和A9，4片2568 RAM的8位I/O端分别并联，作为扩展后存储系统的I/O端。图图6-21 用用4片片2568的的RAM构成构成10248的的RAM存储系统存储系统表表6-2 例例6-4中每片中每片2568 RAM的地址分配情况的地址分配情况6.5 可编程逻辑器件可编程逻辑

13、器件（PLD）6.5.1 PLD概述概述1.数字集成电路分类数字集成电路分类 从功能上分成通用型通用型和专用型专用型两大类。2.可编程逻辑器件可编程逻辑器件PLD PLD是一种通用型逻辑器件，不但逻辑功能由用户自行编程确定，而且其集成度很高。3.PLD芯片芯片分类分类PLD芯片常见的有以下几种：（1）按集成逻辑门密度分类按集成逻辑门密度分类 按集成逻辑门的密度，PLD可分为低密度可编程逻辑器件（低密度可编程逻辑器件（LDPLD）和和高密度可编程逻高密度可编程逻辑器件（辑器件（HDPLD）两大类两大类。（2）按编程次数分类按编程次数分类 按编程次数，分为一次性编程器件一次性编程器件和多次编程器件

14、多次编程器件两种。（3）按编程方式分类按编程方式分类 可分为熔丝和反熔丝编程器件、UVEPROM编程器件、电可擦除可编程器件、SRAM编程器件4种。4.PLD内部结构的习惯画法内部结构的习惯画法 若有“”，则表示该点固定连接（硬线连接，不可以编程改变）。若有“”表示该点编程连接。如果没有“”，亦无“”，表示该点不连接（被编程擦除）。图图6-22 PLD中逻辑门的简化画法中逻辑门的简化画法图图6-23 PLD的连接方式及的连接方式及PLD与门阵列与门阵列5.PLD的结构特点的结构特点 任何一个逻辑函数都可以表示为最小项之和的形式，所以 LDPLD采用以下结构：一级与与门电路（即与与阵列）、一级或

15、或门电路（或或阵列）和一级输出电路。图图6-24 LDPLD的基本结构框图的基本结构框图 表表6-3 4种种LDPLD的结构特点的结构特点 6.5.2 可编程阵列逻辑可编程阵列逻辑（PAL）1.PAL基本逻辑功能介绍基本逻辑功能介绍 用PAL器件设计组合逻辑电路时，与与阵列的每个输出为一乘积项，或或阵列的每个输出为若干个乘积项之和，亦即PAL是用乘积项之和的形式来实现组合逻辑函数的。如果输入端I1、I2、I3、I4分别接逻辑变量A、B、C、D，则该PAL电路所实现的逻辑函数Y1ABCBCDACDABD2YABBCCDAD3YABAB4YABAB图图6-25 PAL的基本的基本结构图结构图2.典

16、型的典型的PAL器件器件PAL16L8PAL16L8的逻辑电路，包含有8个与与、或或阵列和8个三态反相输出缓冲器。每个与与、或或阵列由8个32输入端与与门和7输入端或或门组成。与与、或或阵列的第一个与与门的输出作为专用乘积项，用来控制三态缓冲器的输出，其余7个乘积项作为或或门的输入信号。图图6-27 PAL16L8的逻的逻辑电路辑电路例例6-5 用用PAL芯片设计具有使能端芯片设计具有使能端2线线-4线二进制译线二进制译码器。码器。解解：表表6-4 2线线-4线译码器真值表线译码器真值表310YA A201YA A110YA A001YA A图图6-28 用用PAL16L8设计的设计的2线线-

17、4线译码器的熔丝图线译码器的熔丝图 6.5.3 通用阵列逻辑通用阵列逻辑（GAL）1.GAL的基本结构的基本结构 分两大类：一类与PAL器件基本相似，即与与门阵列可编程，或或门阵列固定连接，这类器件有GAL16V8、ispGAL16Z8和GAL20V8等，此类芯片称为通用型GAL器件，其中ispGAL16Z8还可在系统编程；另一类GAL器件的与与门阵列和或或门阵列均可编程。GAL39V18就属于此类器件：（1）8个输入缓冲器（对应引脚29，作为固定输入）；（2）8个输出缓冲器（对应引脚1219，作为输出缓冲器的输出）；（3）8个输出逻辑宏单元（OLMC1219，或或门阵列包含在其中）；（4）8

18、个输出反馈/输入缓冲器（中间一列8个缓冲器）；（5）可编程与与门阵列（由88个与与门构成，64个乘积项，每个与与门有32个输入端）；（6）一个系统时钟CP输入端（引脚1），一个三态输出控制端OE（引脚11），一个电源（VDD）端和一个接地端（引脚20和引脚10，图中未画，通常：VDD5 V）。图图6-29 GAL16V8的逻辑结构图的逻辑结构图2.GAL的结构控制字和输出逻辑宏单元（的结构控制字和输出逻辑宏单元（OLMC）GAL器件每个输出端都有一个对应的输出逻辑宏单元OLMC，通过对GAL的编程，可以使OLMC具有不同形式的输出结构，以适应各种不同的应用需要。（1 1）GAL的结构控制字的结

19、构控制字 GAL16V8有一个82位的结构控制字，通过对GAL编程，可以实现对结构控制字每位的设定，从而决定各个OLMC的工作方式。（2）输出逻辑宏单元输出逻辑宏单元（OLMC）OLMC主要由以下4部分组成。图图6-30 GAL16V8的结构控制字的组成的结构控制字的组成 图图6-31 OLMC的逻辑结构框图的逻辑结构框图表表6-5 TSMUX的控制功能表的控制功能表 表表6-6 OLMC的功能组合的功能组合3.GAL的工作模式的工作模式 GAL16V8有3种工作模式，即简单型、复杂型和寄存器型。（1）简单型工作模式简单型工作模式 处于这种模式时，该器件有多条输入和输出线，没有任何反馈通路。1

20、5脚和16脚仅仅作为输出端，其输出逻辑表达式最多有8个乘积项。（2）复杂型工作模式复杂型工作模式 处于该模式时，它有多条输入和输出线，输出12和19脚不存在任何反馈通路，输出1318脚和与与门阵列之间有一条反馈通路。其输出逻辑表达式最多有7个乘积项，另一个乘积项用于输出使能控制。（3）寄存器型工作模式寄存器型工作模式 表表6-7 GAL16V8的简单型工作模式的简单型工作模式 表表6-8 GAL16V8的复杂型工作模式的复杂型工作模式 表表6-9 GAL16V8的寄存器型工作模式的寄存器型工作模式例例6-6 用用GAL16V8设计一个具有使能端的设计一个具有使能端的2线线-4线线二进制译码器。

21、二进制译码器。解：解：设输出使能端为ST（高电平有效），译码器的输入为A1、A0，输出为 （低电平有效）。2线-4线二进制译码器输出逻辑表达式3210Y Y Y Y、310YA A201YA A110YA A001YA A表表6-10 例例6-6的的GAL16V8结构控制字的配置情况结构控制字的配置情况 6.5.4 复杂可编程逻辑器件（复杂可编程逻辑器件（CPLD）1.CPLD的基本结构的基本结构（1）可编程逻辑宏单元）可编程逻辑宏单元（2）可编程）可编程I/O单元单元（3）可编程连线阵列）可编程连线阵列 图图6-33 ispLSI 1016器器件件I/O单元的配单元的配置形式置形式 2.CPLD的分区阵列结构的分区阵列结构图图6-35 MAX7000 S/E器件中的宏单元结构器件中的宏单元结构THE END