多功能数字钟电路设计(详细分析“电路”共23张)课件.pptx

1、多功能数字钟电路设计多功能数字钟电路设计第1页，共23页。多功能数字钟电路设计1 第1 页，共2 3 页。一、数字钟的功能要求一、数字钟的功能要求 z基本功能 y准确计时，以数字形式显示时、分、秒的时间 y小时的计时要求为“12翻1”，分和秒的计时要求为60进位 y校正时间 z扩展功能 y定时控制 y仿广播电台正点报时 y报整点时数 y触摸报整点时数 第2页，共23页。一、数字钟的功能要求 基本功能 2 第2 页，共2 3 页。二、数字钟电路系统的组成框图二、数字钟电路系统的组成框图 主体电路扩展电路时显示器时译码器时计数器分显示器分译码器分计数器校时电路振荡器分频器秒显示器秒译码器秒计数器定

2、时控制仿电台报时报整点时数触摸整点报时1s数字钟电路系统由主体电路和扩展电路两大部分所组成 振荡器产生的稳定的高频脉冲信号，作为数字钟的时间基准，再经分频器输出标准秒脉冲 秒计数器计满60后向分计数器进位 分计数器计满60后向小时计数器进位 小时计数器按照“12翻1”规律计数 计数器的输出经译码器送显示器 计时出现误差时可以用校时电路进行校时、校分、校秒 扩展电路必须在主体电路正常运行的情况下才能进行功能扩展 第3页，共23页。二、数字钟电路系统的组成框图 数字钟电路系统由主体电路和扩展三、主体电路的设计与装调三、主体电路的设计与装调 主体电路是由功能部件或单元电路组成的。在设计这些电路或选择

3、部件时，尽量选用同类型的器件，如所有功能部件都采用TTL集成电路或都采用CMOS集成电路。整个系统所用的器件种类应尽可能少。下面介绍各功能部件与单元电路的设计。第4页，共23页。三、主体电路的设计与装调 主体电路是由功能部件1.振荡器的设计振荡器的设计 振荡器是数字钟的核心。振荡器的稳定度及频率的精确度决定了数字钟计时的准确程度，通常选用石英晶体构成振荡器电路。一般来说，振荡器的频率越高，计时精度越高。11voRF22MJT32768HzR150kC220pFC13/22pF 如图所示为电子手表集成电路（如5C702）中的晶体振荡器电路，常取晶振的频率为32768Hz，因其内部有15级2分频集

4、成电路，所以输出端正好可得到1Hz的标准脉冲 第5页，共23页。1.振荡器的设计 振荡器是数字钟的核1.振荡器的设计振荡器的设计 C20.01FC10.1FR25.1kRP10kR12k5V84157625553vo1ms 如果精度要求不高也可以采用第二章介绍的由集成逻辑门与RC组成的时钟源振荡器或由集成电路定时器555与RC组成的多谐振荡器。这里设振荡频率fo=103Hz 第6页，共23页。1.振荡器的设计 如果精度要求不高也可以采用第2.分频器的设计分频器的设计 z分频器的功能主要有两个 y产生标准秒脉冲信号 y提供功能扩展电路所需要的信号，如仿电台报时用的1kHz的高音频信号和500Hz

5、的低音频信号等 z选用3片中规模集成电路计数器74LS90可以完成上述功能z因每片为1/10分频，3片级联则可获得所需要的频率信号 z即第1片的Q0端输出频率为500Hz，第2片的Q3端输出为10Hz，第3片的Q3端输出为1Hz第7页，共23页。2.分频器的设计 分频器的功能主要有两个 选用3 片中规模集3.时分秒计数器的设计时分秒计数器的设计 z分和秒计数器都是模M=60的计数器 y其计数规律为0001585900 y选74LS92作十位计数器，74LS90作个位计数器，再将它们级联组成模数M=60的计数器 z时计数器是一个“12翻1”的特殊进制计数器 y即当数字钟运行到12时59分59秒时

6、，秒的个位计数器再输入一个秒脉冲时，数字钟应自动显示为01时00分00秒，实现日常生活中习惯用的计时规律 y选用74LS191和74LS74，其电路见本章第三节 第8页，共23页。3.时分秒计数器的设计 分和秒计数器都是模M=6 0 的计数器经过联调并纠正设计方案中的错误和不足之处后，再测试电路的逻辑功能是否满足设计要求。逻辑控制电路由D触发器74LS74与多级与非门组成不管是闹时还是控制，都要求时间准确，即信号的开始时刻与持续时间必须满足规定的要求。=0时将小时计数器的输出经数级联时如果出现时序配合不同步，或尖峰脉冲干扰，引起逻辑混乱，可以增加多级逻辑门来延时8 数字电路系统中，有哪些因素会

7、产生脉冲干扰？其现象为何？结合数字钟的实验现象举例说明。即触摸数字钟的某端，能够报当时的整点时数。此时74LS191进行减法计数，计数脉冲由CP0提供。报整点时数电路的设计报整点时数电路的设计振荡器的稳定度及频率的精确度决定了数字钟计时的准确程度，通常选用石英晶体构成振荡器电路。如果用与非门实现上式，则编码器是由与非门实现的组合逻辑电路，其输出端的逻辑表达式由5变量的卡诺图可得：需要注意的是，校时电路是由与非门构成的组合逻辑电路，开关S1或S2为“0”或“1”时，可能会产生抖动，接电容C1、C2可以缓解抖动。设4声低音（约500Hz）分别发生在59分51秒、53秒、55秒及57秒，最后一声高音

8、（约1kHz）发生在59分59秒，它们的持续时间均为1秒。4.校时电路的设计校时电路的设计 z当数字钟接通电源或者计时出现误差时，需要校正时间（或称校时）z校时是数字钟应具备的基本功能。一般电子手表都具有时、分、秒等校时功能 z为使电路简单，这里只进行分和小时的校时 z 对校时电路的要求是 y在小时校正时不影响分和秒的正常计数y在分校正时不影响秒和小时的正常计数 z校时方式有“快校时”和“慢校时”两种 y“快校时”是，通过开关控制，使计数器对1Hz的校时脉冲计数 y“慢校时”是用手动产生单脉冲作校时脉冲 3.3k&至时个位计数器&至分个位计数器&11分十位进位脉冲秒十位进位脉冲3.3kC20.

9、01FC10.01FS2S1校时脉冲5VS1为校“分”用的控制开关 S2为校“时”用的控制开关 校时脉冲采用分频器输出的1Hz脉冲 当S1或S2分别为“0”时可进行“快校时”如果校时脉冲由单次脉冲产生器（见第二章第四、五节）提供，则可以进行“慢校时”需要注意的是，校时电路是由与非门构成的组合逻辑电路，开关S1或S2为“0”或“1”时，可能会产生抖动，接电容C1、C2可以缓解抖动。必要时还应将其改为去抖动开关电路（见第二章第三节）第9页，共23页。经过联调并纠正设计方案中的错误和不足之处后，再测试电路的逻辑5.主体电路的装调主体电路的装调 3.3k&11分十位进位脉冲秒十位进位脉冲3.3k0.0

10、1FS2S1校时脉冲5V&0.01F1Hz0.01F0.1F5.1k10k2k841576255531kHz500Hz5V1211Q0Q374LS90(1)14126CPACPBR0(1)R9(1)Q0Q374LS90(2)CPACPBR0(1)R9(1)Q0Q374LS90(3)CPACPBR0(1)R9(1)10Hz74LS48(6)A3 A2 A1 A0621774LS48(5)A3 A2 A1 A074LS48(4)A3 A2 A1 A074LS48(3)A3 A2 A1 A074LS48(2)A3 A2 A1 A074LS48(1)A3 A2 A1 A0 Q3 Q2 Q1 Q074L

11、S90(4)CPACPBR0(1)R9(1)74LS92(1)CPACPBR0(1)74LS90(5)CPACPBR0(1)R9(1)74LS92(2)CPACPBR0(1)Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q074LS191 Q3 Q2 Q1 Q0 LD U/D11&7623 D3 D2 D1 D0 G CP52313.3k5V1Q1D1Q1CP119 101511441Hz74LS74g a3 8g a3 8g a3 8g a3 8g a3 8g a3 8BS202651RD9111291149 由数字钟系统组成框图按照信号的流向分级安装，逐级级联，这里的每

12、一级是指组成数字钟的各功能电路 级联时如果出现时序配合不同步，或尖峰脉冲干扰，引起逻辑混乱，可以增加多级逻辑门来延时 如果显示字符变化很快，模糊不清，可能是由于电源电流的跳变引起的，可在集成电路器件的电源端VCC加退耦滤波电容。通常用几十微法的大电容与0.01F的小电容相并联 经过联调并纠正设计方案中的错误和不足之处后，再测试电路的逻辑功能是否满足设计要求。最后画出满足设计要求的总体逻辑电路图，如图所示 如果因实验器材有限，则其中秒计数器的个位和时计数器的十位可以采用发光二极管指示，因而可以省去2片译码器和2片数码显示器 除了振荡和译码显示部分外，其它各功能都可以用GAL16V8来实现。第10

13、页，共23页。5.主体电路的装调 由数字钟系统组成框图按照信号四、功能扩展电路的设计四、功能扩展电路的设计 z定时控制电路的设计 z仿广播电台正点报时电路的设计 z报整点时数电路的设计 z触摸报整点时数电路的设计 定时控制电路的设计仿广播电台正点报时电路的设计报整点时数电路的设计触摸报整点时数电路的设计第11页，共23页。四、功能扩展电路的设计 定时控制电路的设计 定时控制电路的1.定时控制电路的设计定时控制电路的设计 数字钟在指定的时刻发出信号，或驱动音响电路“闹时”；或对某装置的电源进行接通或断开“控制”。不管是闹时还是控制，都要求时间准确，即信号的开始时刻与持续时间必须满足规定的要求。例

14、 要求上午7时59分发出闹时信号，持续时间为1分钟。解 7时59分对应数字钟的时个位计数器的状态为(Q3Q 2Q 1Q 0)H1=0111，分十位计数器的状态为(Q3Q2Q1Q0)M2=0101，分个位计数器的状态为(Q3Q2Q1Q0)M1=1001。若将上述计数器输出为“1”的所有输出端经过与门电路去控制音响电路，可以使音响电路正好在7点59分响，持续1分钟后（即8点时）停响。第12页，共23页。1.定时控制电路的设计 数字钟在指定的时刻发1.定时控制电路的设计定时控制电路的设计M)Q(Q)Q(Q)QQ(QZM103M202H1012所以闹时控制信号Z的表达式为 式中，M为上午的信号输出，要

15、求M=1 如果用与非门实现上式所表示的逻辑功能，则可以将Z进行布尔代数变换，即 M103M202H1012)Q(Q)Q(QM)QQ(QZ3.3k&5VRL&Q0Q1Q2M时个位Q0Q2分十位Q0Q3分个位74LS2074LS03Z1kHz74LS00&1k223DG1305V8音响电路 实现上式的逻辑电路如图所示，其中74LS20为4输入二与非门，74LS03为集电极开路（OC门）的2输入四与非门 因OC门的输出端可以进行“线与”，使用时在它们的输出端与电源+5V端之间应接一电阻RL，RL的值可由式(2-3-8)、(2-3-9)计算，取RL=3.3k。如果控制1kHz高音和驱动音响电路的两级与

16、非门也采用OC门，则RL的值应重新计算 由图可见上午7点59分时,音响电路的晶体管导通,则扬声器发出1kHz的声音。持续1分钟到8点整晶体管因输入端为“0”而截止,电路停闹。第13页，共23页。1.定时控制电路的设计所以闹时控制信号Z 的表达式为 式中，秒个位的Q0S1=1时控制音响电路的输入信号。当减法计数到0时，使D触发器的1CP=0，但触发器状态不变。校时是数字钟应具备的基本功能。三、主体电路的设计与装调必要时还应将其改为去抖动开关电路（见第二章第三节）因OC门的输出端可以进行“线与”，使用时在它们的输出端与电源+5V端之间应接一电阻RL，RL的值可由式(2-3-8)、(2-3-9)计算

17、，取RL=3.D0、D3的逻辑表达式分别为定时控制电路的设计振荡器是数字钟的核心。S2为校“时”用的控制开关7所示报时电路功能，应如何设计电路？拟定数字钟电路的组成框图，要求电路的基本功能与扩展功能同时实现，使用的器件少，成本低；定时控制电路的设计即当数字钟运行到12时59分59秒时，秒的个位计数器再输入一个秒脉冲时，数字钟应自动显示为01时00分00秒，实现日常生活中习惯用的计时规律该清“0”脉冲有两个作用2.仿广播电台正点报时电路的设计仿广播电台正点报时电路的设计 仿广播电台正点报时电路的功能要求是：每当数字钟计时快要到正点时发出声响;通常按照4低音1高音的顺序发出间断声响;以最后一声高音

18、结束的时刻为正点时刻。表表5.5.2 秒个位计数器的状态秒个位计数器的状态CP(秒秒)Q3S1Q2S1Q1S1Q0S1功功 能能500000 510001鸣低音鸣低音520010停停530011鸣低音鸣低音540100停停550101鸣低音鸣低音560110停停570111鸣低音鸣低音581000停停591001鸣高音鸣高音000000停停 设4声低音（约500Hz）分别发生在59分51秒、53秒、55秒及57秒，最后一声高音（约1kHz）发生在59分59秒，它们的持续时间均为1秒。由表可得 “0”时，500Hz 输入音响“1”时，1kHz 输入音响Q3S1=第14页，共23页。秒个位的Q 0

19、 S 1=1 时2.仿广播电台正点报时电路的设计 仿2.仿广播电台正点报时电路的设计仿广播电台正点报时电路的设计1&Q0Q2分十位Q0Q3分个位11kHz11音响电路Q0Q2秒十位秒个位Q0&秒个位 Q3500Hz只有当 分十位的Q2M2Q0M2=11 分个位的Q3M1Q0M1=11 秒十位的Q2S2Q0S2=11秒个位的Q0S1=1时 音响电路才能工作 这里采用的都是TTL与非门，如果用其它器件，则报时电路还会简单一些。第15页，共23页。2.仿广播电台正点报时电路的设计只有当 分十位的Q 23.报整点时数电路的设计报整点时数电路的设计 报整点时数电路的功能是：每当数字钟计时到整点时发出音响

20、，且几点响几声。实现这一功能的电路主要由以下几部分组成：减法计数器 完成几点响几声的功能。即从小时计数器的整点开始进行减法计数，直到零为止。编码器将小时计数器的5个输出端Q4、Q3、Q2、Q1、Q0按照“12翻1”的编码要求转换为减法计数器的4个输入端D3、D2、D1、D0所需的BCD码。逻辑控制电路 控制减法计数器的清“0”与置数。控制音响电路的输入信号。第16页，共23页。3.报整点时数电路的设计 报整点时数电路的功能是3.报整点时数电路报整点时数电路-减法计数器减法计数器 减法计数器选用74LS191，各控制端的作用如下:LD为置数端。当 LD=0时将小时计数器的输出经数 据输入端D0D

21、1D2D3的数据置入。RC为溢出负脉冲输出端。当减计数到“0”时，RC输出一个负脉冲。/DU为加/减控制器。/DU=1时减法计数。CPA为减法计数脉冲，兼作音响电路的控制脉冲。第17页，共23页。3.报整点时数电路-减法计数器 减法计数器选用7 4 L S 13.报整点时数电路报整点时数电路-编码器编码器 分进分进位脉冲位脉冲 小时计数器输出小时计数器输出 减法计数器输入减法计数器输入 CPQ4Q3Q2Q1Q0D3D2D1D01000010001200010001030001100114001000100500101010160011001107001110111801000100090100

22、11001101000010101110001101112100101100 编码器是由与非门实现的组合逻辑电路，其输出端的逻辑表达式由5变量的卡诺图可得：D1的逻辑表达式 1414141QQQQQQD41141QQQQD 如果用与非门实现上式，则 1421422QQQQQQDD2的逻辑表达式 00QD43433QQQQDD0、D3的逻辑表达式分别为 第18页，共23页。3.报整点时数电路-编码器 分进位脉冲 小时计数器输3.报整点时数电路报整点时数电路-逻辑控制电路逻辑控制电路 CP编 码 器 Q4 Q3 Q2 Q1 Q0 LD U/D11CPA&1113 G D0 D1 D2 D35321

23、Q1D1Q1CP815191014574LS741G261RDS1kHzG31G4G51G6音响电路1G1Q2分十位时计数器74LS191 RCCP01Hz5VM2 LDC P分 十 位减 计 数 R CN0Q2M 2逻辑控制电路由D触发器74LS74与多级与非门组成 接通电源后按触发开关S，使D触发器清“0”，即1Q=0。该清“0”脉冲有两个作用 其一，使74LS191的置数端，即将此时对应的小时计数器输出的整点时数置入74LS191；其二，封锁1kHz的音频信号，使音响电路无输入脉冲。当分十位计数器的进位脉冲Q2M2的下降沿来到时，经G1反相，小时计数器加1。新的小时数置入74LS191。

24、1LD Q2M2的下降沿同时又使74LS74的状态翻转，1Q经G3、G4延时后使 此时74LS191进行减法计数，计数脉冲由CP0提供。CP0=1时音响电路发出1kHz声音，CP0=0时停响。当减法计数到0时，使D触发器的1CP=0，但触发器状态不变。1RC 当 时，因O2M2仍为0，CP=1，使D触发器翻转复“0”，74LS191又回到置数状态，直到下一个Q2M2的下降沿来到 如果出现某些整点数不准确，其主要原因是逻辑控制电路中的与非门延时时间不够，产生了竞争冒险现象，可以适当增加与非门的级数或接入小电容进行滤波。第19页，共23页。3.报整点时数电路-逻辑控制电路 逻辑控制电路由D 触发器

25、4.触摸报整点时数电路的设计触摸报整点时数电路的设计 在有些场合（如夜间），不便于直接看显示时间，希望数字钟有触摸报时功能。即触摸数字钟的某端，能够报当时的整点时数。根据功能要求，不难设想在图5.5.8所示电路的基础上，增加一触发脉冲控制电路，或将图5.5.8所示的电路的自动报时改为触摸报时电路即可。产生触摸控制脉冲的电路有单次脉冲产生器，555集成电路定时器，单稳态触发器等，这些电路已在第二章中介绍过。第20页，共23页。4.触摸报整点时数电路的设计 在有些场合（如夜间五、设计任务五、设计任务 给定的主要器件给定的主要器件 74LS00 4片，74LS90 2片，74LS03（OC）2片，7

26、4LS92 2片，74LS04 2片，74LS93 2片，74LS20 2片，74LS191 2片，74LS48 4片，发光二极管 4只，74LS74 2片，数码显示器BS202 4只，555 2片。可编程逻辑器件-GAL16V8 3片。功能要求 基本功能基本功能 以数字形式显示时、分、秒的时间，为节省器件，其中秒的个位和小时的十位均用发光二极管指示，灯亮为“1”，灯灭为“0”。小时计数器的计时要求为“12翻1”，但不要直接采用图5.5.5所示的电路，应采用其它方案设计“12翻1”电路。要求手动快校时、快校分或慢校时、慢校分。扩展功能扩展功能（其电路尽可能不与前述电路相同）定时控制，其时间自定

27、；仿广播电台正点报时，触摸报整点时数或自动报整点时数。任务：任务：1000Hz振荡和分频出振荡和分频出1Hz信号。信号。第21页，共23页。五、设计任务 给定的主要器件 7 4 L S 0 0 4五、设计任务五、设计任务-设计步骤与要求设计步骤与要求 拟定数字钟电路的组成框图，要求电路的基本功能与扩展功能同时实现，使用的器件少，成本低；设计并安装各单元电路，要求布线整齐、美观，便于级联与调试；测试数字钟系统的逻辑功能，同时满足基本功能与扩展功能的要求；画出数字钟系统的整机逻辑电路图；写出设计性实验报告。第22页，共23页。五、设计任务-设计步骤与要求 拟定数字钟电路的组成框图实验与思考题实验与

28、思考题 z5.5.1 你所设计的数字钟电路：y 标准秒脉冲信号是怎样产生的？振荡器的稳定度为多少？y 校时电路在校时开关合上或断开时，是否出现过干扰脉冲？若出现应如何清除。y 在电路调试中，是否出现过“竞争冒险”现象？如何采取措施消除的？z5.5.2 图5.5.6所示的闹时电路中，为什么采用OC门？驱动音响电路的与非门为什么要用2级？z5.5.3 若用OC门实现图5.5.7所示报时电路功能，应如何设计电路？z 5.5.4 在图5.5.8所示报整点时数电路中，两级反相器G3与G4有何作用？不接这两级反相器会出现什么现象？为什么？z 5.5.5 如果小时计数器为24进制计数器，电路应如何设计？画出设计的电路图。z 5.5.6 设计一个利用收音机自动校时电路，其要求是：当数字钟计时接近整点时，自动接通收音机电源，校时结束时自动切断电源，假定电台发出的低音是500Hz，高音是1kHz。z5.5.7 为什么数字电路的布线可以平行走线？z5.5.8 数字电路系统中，有哪些因素会产生脉冲干扰？其现象为何？结合数字钟的实验现象举例说明。z5.5.9 数字钟的扩展功能还有哪些？举例说明，并设计电路。z5.5.10 数字钟的应用还有哪些方面？举出几例说明，并画出设计的总体逻辑电路图。第23页，共23页。实验与思考题 5.5.1 你所设计的数字钟电路：5.5.