ISE的BlockRAM的设计流程-.ppt
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- ISE BlockRAM 设计 流程
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1、ISE的BlockRAM的设计流程-(2)7.4 基于IP Core的Block RAM设计n 本节介绍基于IP Core的Block RAM设计,由于Block RAM属于特殊结构,使用Xilinx公司提供的IP Core是比较方便的,而且灵活、高效、不容易出错(IP Core的使用请见3.1.4节)。7.4.1双端口块RAM(Dual-Port Block RAM)双端口双端口RAM的特性的特性nVirtex、Virtex-E、Virtex-II、Virtex-IIPro、Spartan、Spartan-II、Spartan-IIE和和Spartan-3系列的系列的FPGA都嵌入了都嵌入了
2、Block RAM。n支持所有支持所有3种种Virtex-II写模式写模式:Read-After-Write、Read-Before-Write和和 No-Read-On-Write(只(只适用于适用于Virtex-II和和Spartan-3)n支持支持RAM和和ROM功能。功能。n支持支持1到到256BIT的数据端口宽度。的数据端口宽度。n根据选择的不同结构,支持根据选择的不同结构,支持1到到2M字的存储深度。字的存储深度。n支持ROM功能,两个端口可以同时对一个地址的数据进行读操作。n支持RAM功能,两个端口可以同时对不同的地址进行写操作,或者对同一地址进行读操作。n两个端口是完全独立的。
3、n支持A、B端口的不对称配置。n支持CORE设计或者使用SelectRAM+、SelectRAM-II 库原语以求面积优化。n支持不同极性的控制信号引脚:时钟(clock)、使能(enable),写使能(write enable)和输出初使化(output initialization)引脚。n结合Xilinx的Smart-IP技术使设计更灵活,最优化实现。2双端口双端口RAM的功能描述的功能描述nDual-Port Block RAM是由一块或多块叫做Select-RAM+的4Kb存储块组成的。Virtex-II和Spartan-3系列的Dual-Port Block RAM是由一块或多块1
4、6 Kb存储块(SelectRAM-II)组成的,能构成更宽或者更深的存储器设计。Select-RAM+和SelectRAM-II都是真正的双端口RAM,为Spartan-II和Virtex系列家族的芯片提供快速、离散的而且足够大的块RAM。因为Spartan-II和Virtex都使用4Kb的Select-RAM+存储块,所以任何涉及到Virtex能实现的RAM,都可以在Spartan-II、Virtex-E、Virtex-II、Virtex-IIPro、Spartan-IIE系列中实现。每个存储器含有两个完全独立的端口A和B,两个端口享有同时访问存储器中同一地址的能力,存储器的深度和宽度由使
5、用者自己定义。两个端口在功能上是完全一样,都可以对存储器进行读写操作。两个端口可以同时对存储器的同一地址进行读操作,如果对同一地址进行操作,一个端口读,一个端口写,那么写操作成功,而读出的数据是无效的。根据使用者的定义,可以配置端口A和端口B的数据宽度和地址宽度。当两个端口被禁用时(ENA和ENB无效),存储器中的数据和输出端口将保持不变。当两个端口可用时(ENA和ENB有效),对存储器的所有操作将在输入时钟的边沿触发。n 进行写操作时(WEA或WEB有效),相应数据端口的数据将写入地址端口所指定的存储地址中。在这个操作中,Spartan-II/Virtex和Virtex-II系列的块RAM的
6、输出端口的动作并不相同。nVirtex-II和Spartan-3系列的块RAM的输出端口的具体实现要根据“写模式”的设置而定。Virtex-II和Spartan-3系列的块RAM支持3种“写模式”,每种模式决定了输出端口在写操作发生后将如何作出反应。nSpartan-II和Virtex系列的块RAM只支持一种“写模式”:Read-After-Write。这种写模式使写入的数据在写操作后呈现在输出端口。n在读操作时,地址输入端口指定的地址上的数据在输出端口输出。当同步初始化(Synchronous Initialization(SINITA或SINITB))有效时,有锁存器的输出端口将被同步初始
7、化,Spartan-II和Virtex系列将被初始化为0,Virtex-II系列将被初始化为使用者事先定义的数据。同步初始化操作并不影响存储器中的数据,也不会与写操作发生冲突。n使能,写使能和同步初始化可以被定义为高电平有效或者低电平有效。3双端口双端口RAM的引脚的引脚n双端口RAM的Core引脚如图7.4.1所示。图7.4.1 双端口RAM的引脚n双端口RAM的Core引脚的具体含义列表于表7.4.1。端口名称 端口方向 功能描述DINA|B可选 输入 数据输入:数据从此端口写入存储器。ADDRA|B 输入 地址输入:写或者读操作的地址由此端口输入。WEA|B可选 输入 写使能控制信号:控
8、制数据写入存储器。ENA|B可选 输入 使能控制信号:写或者读操作的有效控制。SINITA|B可选 输入 同步初始化控制信号:使输出端口初始化为预先设定的状态。CLKA|B 输入 时钟信号:所有存储器操作是在输入时钟的同步下进行的。NDA|B可选 输入 握手信号:表示A或者B端口上有新的而且有效的地址数据。(高电平有效)。DOUTA|B可选 输出 数据输出端口:存储器的同步数据输出端口。RFDA|B可选 输出 握手信号:表示存储器已经准备好接受新数据。(高电平有效)RDYA|B可选 输出 握手信号:表示输出端口上的数据有效。(高电平有效)。7.4.2 使用IP Core生成双端口RAM n X
9、ilinx提供了Dual-Port Block RAM的IP Core。具体如何调用IP Core、生成IP Core见3.1.4节。这里介绍具体的一些IP Core参数,设计者可以根据设计的需要设置这些参数。nDual-Port Block RAM的参数设置窗口分别如图7.4.2、图7.4.3、图7.4.4、图7.4.5所示。Dual-Port Block RAM的参数设置一共有4个窗口,可以单击按钮进入下一个窗口。图7.4.2 Dual-Port Block RAM的参数设置窗口图7.4.3 Port A Block RAM的参数设置窗口图7.4.4 Port B Block RAM的参数
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