可测试性设计DFT课件.ppt

1、 可测试性设计可测试性设计DFTSummarynWhat is DFT and ATPG,why needed in Gate(Logic)Level？nFault ModelnStuck-at 故障模型、时延故障模型、基于电流的故障模型故障模型、时延故障模型、基于电流的故障模型n基于基于Stuck-at故障模型的组合电路故障侦测故障模型的组合电路故障侦测/测试向量生成测试向量生成（Combinational Logic ATPG：D algorithm）nDFTnSCAN：can Testing Sequential Logic with Combinational Logic ATPGnB

2、IST:MBIST、LBISTnIDDQnATPGnATEnFault Modeln测试的发展历史测试的发展历史nDFTn设计流程设计流程Why Testing因为：芯片在生产过程中因为：芯片在生产过程中会产生的电路结构上的制会产生的电路结构上的制造缺陷！造缺陷！所以：我们需要通过测试所以：我们需要通过测试来挑出那些有制造缺陷的来挑出那些有制造缺陷的成品芯片，防止其流入用成品芯片，防止其流入用户手中！户手中！What is Testing n测试测试(Testing)所要检查的不是设计的功能错误，而所要检查的不是设计的功能错误，而是芯片在生产过程中引入的电路结构上的制造缺陷是芯片在生产过程中引

3、入的电路结构上的制造缺陷(physical defects)n测试并不关心设计本身具体实现了什么功能，而是要想办测试并不关心设计本身具体实现了什么功能，而是要想办法测试其是否有制造缺陷。对一个测试工程师来说，一块法测试其是否有制造缺陷。对一个测试工程师来说，一块MPEG 解码芯片和一块解码芯片和一块USB 接口芯片并没有太大的区别，接口芯片并没有太大的区别，因为芯片功能是设计过程应解决的问题了因为芯片功能是设计过程应解决的问题了n测试是向一个处于已知状态的对象施加确定的输入激测试是向一个处于已知状态的对象施加确定的输入激励，并测量其确定的输出响应与励，并测量其确定的输出响应与“理想理想”的期待

4、响应的期待响应进行比较，进而判断被测对象是否存在故障进行比较，进而判断被测对象是否存在故障n类似以前讲过的类似以前讲过的RTL仿真（功能仿真）的过程仿真（功能仿真）的过程How Testing：Product Testing 自动测试仪自动测试仪(Automatic Test Equipment,ATE)上运行的上运行的测测试程序试程序通常包含如下信息：激励向量，响应向量，以及控制通常包含如下信息：激励向量，响应向量，以及控制和确定和确定ATE时序所需要的信息等时序所需要的信息等nFault Modeln测试的发展历史测试的发展历史nDFTn设计流程设计流程What is a Physical

5、 Defect?CMOS 工艺中常见的制造缺陷或曰物理缺陷工艺中常见的制造缺陷或曰物理缺陷（Physical Defect）包括：）包括：n对地和对电源的短路对地和对电源的短路n由尘粒引起的连线断路由尘粒引起的连线断路n金属穿通金属穿通(metal spike-through)引起的晶体管源或漏的短路引起的晶体管源或漏的短路等等Physical Defects Fault Modeln不管是对封装好的成品还是对尚未封装的不管是对封装好的成品还是对尚未封装的“裸片裸片”（die），要将），要将探针伸入芯片结构内部探针伸入芯片结构内部进行测试，无论进行测试，无论从技术或是经济角度都是根本不可行的。

6、对芯片的测从技术或是经济角度都是根本不可行的。对芯片的测试只有通过有限的试只有通过有限的输入输入/输出管脚输出管脚(I/O pin)来完成来完成n需要通过需要通过对芯片内部制造缺陷引起的电路故障建立逻对芯片内部制造缺陷引起的电路故障建立逻辑上的模型辑上的模型，从而通过测量，从而通过测量电路在输入输出管脚上行电路在输入输出管脚上行为为，来判断芯片内部是否存在制造缺陷，来判断芯片内部是否存在制造缺陷Physical Defects（制造缺陷）（制造缺陷）Fault Model（故障模型）（故障模型）n故障模型故障模型 由于引起芯片发生故障的制造缺陷原因多种多样，为了便于分由于引起芯片发生故障的制造

7、缺陷原因多种多样，为了便于分析和判断故障，需要将故障的特征进行抽象和分类，把析和判断故障，需要将故障的特征进行抽象和分类，把呈现同呈现同样效果的故障归并成同一种故障类型，并使用同一种描述方法样效果的故障归并成同一种故障类型，并使用同一种描述方法，这种故障描述方式称为故障模型这种故障描述方式称为故障模型 n当前当前VLSI 设计中常用的故障模型设计中常用的故障模型n固定型故障模型固定型故障模型(stuck-at fault model)：使用最多使用最多n时延故障模型时延故障模型(delay fault model)n基于电流的故障模型基于电流的故障模型(current-based fault

8、model)n.Fault Model（故障模型（故障模型）Fault ModelnStuck-at 故障模型故障模型n时延故障模型时延故障模型n跳变延时跳变延时(transition delay)故障模型故障模型n路径延时路径延时(path delay)故障模型故障模型n基于电流的故障模型基于电流的故障模型Stuck-At Fault Model Single-Stuck-At Fault Model nStuck-At Fault Model（SSA）的）的“单故障单故障假设假设”：在每一个被测芯片在每一个被测芯片DUT(device under test)上最多只会出现一个故障上最多只会

9、出现一个故障n实际上在一块芯片上同时出现多个故障的可能实际上在一块芯片上同时出现多个故障的可能性非常小性非常小n即使一块芯片出现了多个故障，那么它几乎不即使一块芯片出现了多个故障，那么它几乎不可能通过基于可能通过基于“单故障假设单故障假设”的测试的测试n从工程角度考虑，如果不采用这个假设，会大从工程角度考虑，如果不采用这个假设，会大大增加计算复杂度，远远超出目前可能的计算大增加计算复杂度，远远超出目前可能的计算能力能力基于基于Stuck-at故障模型的故障模型的 组合电路故障侦测组合电路故障侦测/测试向量生成测试向量生成n有了有了Stuck-at故障模型，如何通过故障模型，如何通过IO端口来侦

10、端口来侦测到故障，生成测试向量（测到故障，生成测试向量（Test Pattern）？）？nA SA-Fault-Detection Algorithm for Combinational Logic Network：D Algorithm（Combinational Logic ATPG）算法步骤算法步骤nTarget a SA FaultnActivate the SA FaultnPropagate Fault EffectnRecord the Test Pattern Target a SA Fault(1/4)Activate the SA Fault(2/4)Propagate F

11、ault Effect(3/4)Record the Test Pattern(4/4)Anatomy of a Test PatternAre All Faults Detectable?How Many Stuck-At Faults?Equivalent Faults(1/3)Equivalent Faults(2/3)Equivalent Faults(3/3)Fault ModelnStuck-at 故障模型故障模型n时延故障模型时延故障模型n跳变延时跳变延时(transition delay)故障模型故障模型n路径延时路径延时(path delay)故障模型故障模型n基于电流的故障

12、模型基于电流的故障模型跳变时延故障模型跳变时延故障模型n可以看作是对可以看作是对SA 故障模型的增强，增加了对时域特故障模型的增强，增加了对时域特性的约束性的约束n在这种故障测试中，先强制驱动测试点电平到故障值，然在这种故障测试中，先强制驱动测试点电平到故障值，然后在输入点加上一个跳变的激励，经过给定时间后检测测后在输入点加上一个跳变的激励，经过给定时间后检测测试点是否跳变至正确值试点是否跳变至正确值n与与stuck-at 模型的静态检测不同，跳变延时可以检测出门模型的静态检测不同，跳变延时可以检测出门级电路上的上升跳变过慢级电路上的上升跳变过慢(STR，slow-to-rise)或者下降跳或

13、者下降跳变过慢变过慢(STF，slow-to-fall)故障故障n 也称为也称为门时延故门时延故障模型障模型，因为这种，因为这种模型的故障都可以模型的故障都可以归结于门输入归结于门输入/输出输出过慢过慢路径时延故障模型路径时延故障模型n路径时延故障模型与跳变时延故障模型路径时延故障模型与跳变时延故障模型基本上类似，路径时延故障模型可以看基本上类似，路径时延故障模型可以看作是对作是对指定路径上所有组合门电路的跳指定路径上所有组合门电路的跳变时延之和变时延之和的故障判断的故障判断 Fault ModelnStuck-at 故障模型故障模型n时延故障模型时延故障模型n跳变延时跳变延时(transit

14、ion delay)故障模型故障模型n路径延时路径延时(path delay)故障模型故障模型n基于电流的故障模型基于电流的故障模型静态电流静态电流IddqnIddq 指指CMOS电路在所有门处于静态下的电源总电流电路在所有门处于静态下的电源总电流n在在CMOS 逻辑中非翻转状态的门只消耗静态或者二极管反向逻辑中非翻转状态的门只消耗静态或者二极管反向(diode reverse)电流。由于静态时电流。由于静态时PMOS和和NMOS管不会同时管不会同时导通导通,流过它的仅是漏电流即静态电流流过它的仅是漏电流即静态电流Iddq，约为，约为1nA。对于一。对于一块大规模集成电路，其块大规模集成电路，

15、其Iddq应在应在uA级（级（Iddq大小与集成度有关）大小与集成度有关）n任何导通的桥接、短路和断路故障都将导致静态电流任何导通的桥接、短路和断路故障都将导致静态电流Iddq上升一上升一个数量级以上个数量级以上基于电流的故障模型基于电流的故障模型n可能会导致过大静态电流的故障可能会导致过大静态电流的故障n不一定不一定导致逻辑错误导致逻辑错误，但会导致，但会导致潜在的错误行为和早期故潜在的错误行为和早期故障障，出现可靠性方面问题的可能出现可靠性方面问题的可能。比如一个尚能正常工作。比如一个尚能正常工作的电路将来可能由于金属迁移的电路将来可能由于金属迁移(metal migration)等机制而

16、等机制而逐渐失效逐渐失效n在一些关键场合在一些关键场合(如心脏起搏器如心脏起搏器)，出现任何不正常的行为都，出现任何不正常的行为都应被认做是故障应被认做是故障n常见的两类基于电流的故障模型常见的两类基于电流的故障模型npseudo-stuck-at 故障模型故障模型n主要建立在主要建立在SA 故障模型上：在单纯的故障模型上：在单纯的SA模型中，观察模型中，观察代表逻辑值代表逻辑值1 或者或者0 的电压值；而在的电压值；而在pseudo-stuck-at 故障模型中，则是故障模型中，则是先将故障效应加到指定点，然后观察先将故障效应加到指定点，然后观察电源对整个芯片输出的电流大小电源对整个芯片输出

17、的电流大小ntoggle 故障模型故障模型故障检测分类：故障检测分类：n面向故障测试：寻找故障模型化的故面向故障测试：寻找故障模型化的故障点障点n功能测试：测试芯片的所有功能功能测试：测试芯片的所有功能n完整测试：遍历所有的输入向量完整测试：遍历所有的输入向量完整测试完整测试n优点：优点：1.遍历所有的输入输出，因此故障率能遍历所有的输入输出，因此故障率能达到达到100%n缺点：缺点：1.由于测试向量繁多，导致测试周期相由于测试向量繁多，导致测试周期相当的长。当的长。2.不适用于大规模集成电路测试。不适用于大规模集成电路测试。功能测试功能测试n优点：优点：1.相对于完整测试，功能测试可以省去相

18、对于完整测试，功能测试可以省去大部分的冗余向量，缩短测试周期。大部分的冗余向量，缩短测试周期。n缺点：缺点：1.需要对芯片有所了解，这样不利于高需要对芯片有所了解，这样不利于高效率的测试。效率的测试。2.故障覆盖率不高，不能覆盖到所有的故障覆盖率不高，不能覆盖到所有的故障点。故障点。面向故障测试面向故障测试n优点：优点：1.使用使用ATPG工具，面向故障点，生成工具，面向故障点，生成优化的测试向量，高效率的对电路进行优化的测试向量，高效率的对电路进行测试，大大的缩短了测试周期。测试，大大的缩短了测试周期。2.同时也弥补了功能测试的不足，由于同时也弥补了功能测试的不足，由于测试工程师面向的是故障

19、模型。因此，测试工程师面向的是故障模型。因此，所有芯片对于他们而言都是同等的。所有芯片对于他们而言都是同等的。3.故障覆盖率理论上可以达到故障覆盖率理论上可以达到100%What is ATPGnATPG：自动测试向量生成自动测试向量生成n通过特定的通过特定的ATPG工具，结合特定的算工具，结合特定的算法，针对不同的电路生成最优化的测试法，针对不同的电路生成最优化的测试向量，从而能够在保证故障覆盖率向量，从而能够在保证故障覆盖率100%的基础上缩短测试周期。的基础上缩短测试周期。nATPG 工具可以满足大部分生产测试工具可以满足大部分生产测试中所需的测试向量自动生成的要求，中所需的测试向量自动

20、生成的要求，自动生成的测试自动生成的测试向量提供给向量提供给ATE测试测试程序用程序用nFault Modeln测试的发展历史测试的发展历史nDFTn设计流程设计流程测试的发展历史测试的发展历史70,80s功能功能测试测试面向面向故障测试故障测试+ATPG工具工具小芯片，小芯片，覆盖率覆盖率小芯片，数量少小芯片，数量少IO vs 大规模电路，需要对特大规模电路，需要对特定的故障点提前赋值定的故障点提前赋值面向面向故障测试故障测试+ATPG工具工具+DFT1.1970s在在Cherry Hill测测试会议上被提试会议上被提出。出。2.已经形成了集已经形成了集成电路设计的成电路设计的有关工业标准有

21、关工业标准IEEE1149.IEEE1500nFault Modeln测试的发展历史测试的发展历史nDFTn设计流程设计流程 What is DFTn结合专门的结合专门的EDA工具，在设计流程中尽工具，在设计流程中尽早考虑测试的要求，在设计阶段就为将早考虑测试的要求，在设计阶段就为将来的测试工作设计来的测试工作设计专门用于测试的硬件专门用于测试的硬件逻辑逻辑。这种。这种通过增加额外的逻辑以增强通过增加额外的逻辑以增强设计的可测试性设计的可测试性的工作就是可测试性设的工作就是可测试性设计计(DFT，Design for Testability)DFT的作用的作用n提高产品质量提高产品质量n降低测

22、试成本降低测试成本 几种常见的几种常见的DFT技术技术扫描扫描(SCAN)测试测试 将电路中的存储单元（寄存器将电路中的存储单元（寄存器Register）转化成为）转化成为可控制和可观察的存储单元（寄存器）可控制和可观察的存储单元（寄存器），将这些，将这些单元连接成一个或多个移位寄存器，即扫描链单元连接成一个或多个移位寄存器，即扫描链内建自测试内建自测试(BIST)在电路内部增加测试电路结构，在测试时这个测在电路内部增加测试电路结构，在测试时这个测试电路结构能够自己产生激励和比较响应试电路结构能够自己产生激励和比较响应静态电流静态电流(IDDQ)测试测试 若存在电流性故障若存在电流性故障,会使

23、电路在静态时产生一个高会使电路在静态时产生一个高于正常值的电流于正常值的电流。扫描测试技术扫描测试技术 1 基本原理和方法基本原理和方法 2 扫描测试策略扫描测试策略 3 基于扫描测试的芯片测试步骤基于扫描测试的芯片测试步骤 Testing Sequential Logic：Sequential logic ATPG based on D algorithmHandling Register StagesTest Pattern with Three CyclesAssessment of Sequential logic ATPG Then how?Testing Sequential Lo

24、gic：Combinational Logic ATPG with help of Full-Scan DesignsScannable Equivalent Flip-FlopThe Full-Scan StrategyScan Chains扫描测试扫描测试 Summarized（1）扫描测试的基本原理扫描测试的基本原理将一个集成电路内所有寄存器改成将一个集成电路内所有寄存器改成Scannable后串后串接起来，组成一个接起来，组成一个移位寄存器移位寄存器，使得从外部能容，使得从外部能容易地易地控制控制并直接并直接观察观察这些状态存储单元中的内容这些状态存储单元中的内容扫描测试将时序电路测试

25、转化为组合电路测试扫描测试将时序电路测试转化为组合电路测试扫描测试的设计要保证各个寄存器可以扫描测试的设计要保证各个寄存器可以和组合电和组合电路完全隔离开来路完全隔离开来，以便寄存器的状态可随意设置，以便寄存器的状态可随意设置，同时保证寄存器的输出可观察同时保证寄存器的输出可观察 扫描测试扫描测试 Summarized（2）n扫描测试的基本设计步骤扫描测试的基本设计步骤n将电路中的寄存器转化成为可控制和可观将电路中的寄存器转化成为可控制和可观察的寄存器，一般是用察的寄存器，一般是用带扫描功能的寄存带扫描功能的寄存器器代替逻辑电路中的寄存器代替逻辑电路中的寄存器n再把这些寄存器连接成一个或多个移

26、位寄再把这些寄存器连接成一个或多个移位寄存器，即存器，即扫描链扫描链n当电路处于扫描模式（测试模式）时，就当电路处于扫描模式（测试模式）时，就可以向扫描链（扫描寄存器）中移入可以向扫描链（扫描寄存器）中移入/移移出数据，出数据，扫描测试扫描测试 Summarized（3）n扫描测试的缺点扫描测试的缺点 每个每个寄存器寄存器的结构由于的结构由于扫描扫描测试模式与正测试模式与正常工作模式切换的需要，必然会复杂化；加常工作模式切换的需要，必然会复杂化；加上大量附加的内部互连线，使芯片面积增大上大量附加的内部互连线，使芯片面积增大 寄存器寄存器中增加的控制使电路速度降低，双中增加的控制使电路速度降低，

27、双稳的翻转时间可能增加稳的翻转时间可能增加12ns；扫描测试技术扫描测试技术 1 基本原理和方法基本原理和方法 2 扫描测试策略扫描测试策略 3 基于扫描测试的芯片测试步骤基于扫描测试的芯片测试步骤 扫描测试的两种方式扫描测试的两种方式n全扫描技术全扫描技术 （Full Scan）以面积和速度为代价以面积和速度为代价 n部分扫描技术部分扫描技术 （Partial Scan）只选择一部分寄存器只选择一部分寄存器构成移位寄存器，可构成移位寄存器，可以降低了扫描设计的以降低了扫描设计的硬件消耗和测试响应硬件消耗和测试响应时间时间扫描测试扫描测试策略策略扫描测试技术扫描测试技术 1 基本原理和方法基本

28、原理和方法 2 扫描测试策略扫描测试策略 3 基于扫描测试的芯片测试步骤基于扫描测试的芯片测试步骤 n电路由正常工作模式转换到扫描测试模式，各寄存电路由正常工作模式转换到扫描测试模式，各寄存器变为扫描链上的移位寄存器；器变为扫描链上的移位寄存器；n在测试时钟控制下，先进行初始化测试，即对扫描在测试时钟控制下，先进行初始化测试，即对扫描测试切换和移位寄存器进行测试，写入一连串的测试切换和移位寄存器进行测试，写入一连串的0/1；n如果初始化测试正确，开始在芯片测试输入端串行如果初始化测试正确，开始在芯片测试输入端串行地加入输入测试向量，即由测试时钟对移位寄存器地加入输入测试向量，即由测试时钟对移位

29、寄存器串行写入一连串串行写入一连串0/1作为组合逻辑部分的次级输入；作为组合逻辑部分的次级输入；n电路切换回正常模式，时钟作用一次电路切换回正常模式，时钟作用一次，将组合逻辑，将组合逻辑的运算结果（次级输出）打入移位寄存器；的运算结果（次级输出）打入移位寄存器；n电路切换回测试模式，由测试时钟将移位寄存器中电路切换回测试模式，由测试时钟将移位寄存器中保存的数据由测试输出脚串行输出。保存的数据由测试输出脚串行输出。n至步重复，以检查电路中所有的组合逻辑部分至步重复，以检查电路中所有的组合逻辑部分扫描测试的芯片测试步骤扫描测试的芯片测试步骤 内建自测试技术（内建自测试技术（BIST）BISTn为了

30、弥补内部扫描技术的不足，出现了内建自测试为了弥补内部扫描技术的不足，出现了内建自测试n可以进行全速测试，可以进行全速测试，ATE测试台的测试频率只有测试台的测试频率只有10M，无法，无法检测出只有全速测试下才能检测到的故障。检测出只有全速测试下才能检测到的故障。n可以摆脱对可以摆脱对ATE的依赖，的依赖，BIST结构使能后自动完成故障检测结构使能后自动完成故障检测和诊断。和诊断。nBISTn将将BIST逻辑电路结构嵌入到逻辑电路结构嵌入到被测电路被测电路内部内部n主要完成测试向量生成和输出响应分析两个任务主要完成测试向量生成和输出响应分析两个任务n通过分析通过分析CUT响应输出，判断响应输出，

31、判断CUT是否有故障是否有故障n对数字电路进行对数字电路进行BIST测试，需要增加三个硬件部分：测试，需要增加三个硬件部分：n测试向量产生器（测试向量产生器（Test-Pattern-Generator,TPG）n输出响应分析器输出响应分析器(Result-Analyzer,RA)nBIST控制电路（控制电路（BIST Controller）nBIST可分为可分为n存储器存储器BIST（MBIST）n逻辑电路逻辑电路BIST（LBIST）MBIST：Why？n各种类型的独立存储器，以及各种类型的独立存储器，以及VLSI特别是特别是SOC中存中存在的各种类型的嵌入式存储器，包括在的各种类型的嵌入

32、式存储器，包括SRAM、DRAM、ROM、FLASH等，由于布局紧密，容易等，由于布局紧密，容易出现故障出现故障n由于存储器的自身结构特点，其故障类型不同于一由于存储器的自身结构特点，其故障类型不同于一般逻辑设计的故障类型，使得扫描测试等技术所支般逻辑设计的故障类型，使得扫描测试等技术所支持的故障类型和测试方法难以满足要求持的故障类型和测试方法难以满足要求n存储器内建自测试（存储器内建自测试（MBIST）技术成为目前大规模）技术成为目前大规模存储器测试最通用的方法存储器测试最通用的方法MBIST：硬件结构：硬件结构nMBIST需要需要给存储器加测试控制电路和测试外包电给存储器加测试控制电路和测

33、试外包电路，负责存储器的测试及控制功能路，负责存储器的测试及控制功能工作原理n1.MBIST控制模块被使能之后，向量生成器自动生成测试向量。n2.将激励加到存储器的输入端，进行读写测试。n3.将输出值与预期值进行比较，一旦不匹配，则将故障标志位拉高。n4.测试所有基本单元，直到测试结束。n5.根据故障标志位来判断RAM是否存在故障。LBIST：Why？nLBIST的应用场合的应用场合n对于逻辑电路，以一个上百万门的嵌入式微处对于逻辑电路，以一个上百万门的嵌入式微处理器为例，如采用全扫描大概要增加理器为例，如采用全扫描大概要增加10芯片芯片面积。全扫描设计可以取得较高的故障覆盖率，面积。全扫描设

34、计可以取得较高的故障覆盖率，但可能在处理器关键路径上增加但可能在处理器关键路径上增加DFT电路，从电路，从而增加电路延时、降低电路性能而增加电路延时、降低电路性能n因此，微处理器的因此，微处理器的数据通道数据通道（Datapath）可以可以采用基于指令的采用基于指令的LBIST内建自测试方法来进行内建自测试方法来进行测试测试LBIST：How？n测试控制寄存器测试控制寄存器（TCR）：）：在测试模式下，扫在测试模式下，扫描输入微处理器的描输入微处理器的指令操作码指令操作码n线性反馈移位寄存线性反馈移位寄存器（器（LFSR）：）：LFSR自动生成随机自动生成随机数据，提供测试模数据，提供测试模式

35、下的操作数式下的操作数n多输入特征寄存器多输入特征寄存器（MISR）：）：压缩指令执行单元压缩指令执行单元的执行结果，生成的执行结果，生成测试响应的特征值测试响应的特征值nLBIST需要对微处理器的需要对微处理器的Datapath增加三个寄存器增加三个寄存器 静态电流静态电流(IDDQ)测试测试 IDDQ测试测试（1）n为了检测为了检测CMOS电路中的某一个故障电路中的某一个故障,首先必须生首先必须生成成能激活该故障的能激活该故障的IDDQ测试向量测试向量，该，该IDDQ 测试测试向量必须在该故障条件下能够向量必须在该故障条件下能够制造一条或多条由制造一条或多条由VDD到到VSS的低电阻通路的

36、低电阻通路，相当于电压测试中的故，相当于电压测试中的故障激活和传播障激活和传播n但是同电压测试不一样，但是同电压测试不一样，IDDQ 测试测试不需要把故障不需要把故障效应传播到原始输出端效应传播到原始输出端，因为，因为IDDQ 测试并不在原测试并不在原始输出端，这是始输出端，这是IDDQ实际应用时的方便之处实际应用时的方便之处n缺点缺点n需要精确地测量电流需要精确地测量电流n由于由于IDDQ的稳定需要一定时间，所以测试速度慢的稳定需要一定时间，所以测试速度慢IDDQ测试测试（2）n有三种类型的有三种类型的IDDQ测试集：测试集：n采用完备电压测试集，对每一个电压测采用完备电压测试集，对每一个电

37、压测试都测试都测IDDQ，但由于，但由于IDDQ测试比较慢，测试比较慢，这种办法不可取这种办法不可取n选择少于选择少于1%的电压测试加测的电压测试加测IDDQ，目，目前工业界都采用选择方式前工业界都采用选择方式n生成专门的生成专门的IDDQ测试向量测试向量nFault ModelnDFTnDFT-ATPG-ATEn设计流程设计流程 DFTATPG n在在DFT工具完成其硬件结构设计部分工作后，工具完成其硬件结构设计部分工作后，需要将设计转交给需要将设计转交给ATPG 工具（如工具（如Synopsys的的TetraMax）自动生成测试向量。需要转）自动生成测试向量。需要转交的包括两个文件交的包括

38、两个文件:n网表文件：提供设计的具体描述（包括了网表文件：提供设计的具体描述（包括了DFT电路）电路）n测试协议文件，告诉测试协议文件，告诉ATPG 工具所采用的测试工具所采用的测试协议：包括设计的输入、输出、时钟、测试波协议：包括设计的输入、输出、时钟、测试波形等信息形等信息nATPG 工具自动生成测试向量文件（工具自动生成测试向量文件（STIL格格式）式）n 故障覆盖率故障覆盖率(Fault Coverage)n通常芯片测试方案并不能测出芯片上所有可能的故障通常芯片测试方案并不能测出芯片上所有可能的故障n一些故障本身就是没法检测的一些故障本身就是没法检测的n极少数的故障非常难检测，以至要检

39、测它们的代极少数的故障非常难检测，以至要检测它们的代价过高从而被放弃价过高从而被放弃n故障覆盖率：测试方案可以测到的故障数除以故障总故障覆盖率：测试方案可以测到的故障数除以故障总数量数量n实现尽可能高的故障覆盖率是测试的最终目标，故障实现尽可能高的故障覆盖率是测试的最终目标，故障覆盖率自然成为了覆盖率自然成为了评价测试方案优劣的最重要的指标评价测试方案优劣的最重要的指标From ATPG to ATE自动测试仪自动测试仪ATE（1）n自动测试仪的基本构成自动测试仪的基本构成n一组带有一定内存（用于存储测试向量）的测试通道一组带有一定内存（用于存储测试向量）的测试通道n一系列时钟发生器一系列时钟

40、发生器n一系列电源一系列电源n这些资源通过支撑着芯片的插口这些资源通过支撑着芯片的插口(socket)装载板装载板(loadboard)加到芯片上加到芯片上自动测试仪自动测试仪ATE（2）n自动测试仪可能还有的其他一些资源自动测试仪可能还有的其他一些资源n用以进行算法内存测试的内存测试功能用以进行算法内存测试的内存测试功能(MTF,memory test function)n模数转换器模数转换器(ADC)和数模转换器和数模转换器(DAC)n测试测试Idd 和和Iddq的电流测量设备的电流测量设备n用以验证或同步输出时钟信号的频率计用以验证或同步输出时钟信号的频率计自动测试仪自动测试仪ATE（3

41、）n自动测试仪的主要指标自动测试仪的主要指标n测试通道的数量测试通道的数量n测试通道的内存容量（内存深度）测试通道的内存容量（内存深度）n测试频率测试频率n测量精度测量精度How a Fault is Detected on ATETest Pattern Execution on ATETest Patterns Overlap nFault Modeln测试的发展历史测试的发展历史nDFTn设计流程设计流程设计需求n1.MBIST（RTL code）使用工具：MBISTarchitect（Mentor）+VCS|Modelsimn2.Boundary scan（RTL code）BSDar

42、chitect（Mentor）+VCS|Modelsimn3.full scan|partial scan（gate_level）DFTadvisor+Fastscan+VCS|ModelsimSpecificationExecutable modelRTL code Gate-level netlistCell/interconnect level positionMask-level geometrySystem(Behavioral)levelRTL Gate(Logic)levelLayout (Physical)Level设计阶段设计阶段（设计抽象层）（设计抽象层）设计结果设计结果

43、RTL Source Code 逻辑逻辑综合综合:DC 布局布线布局布线:Encounter、Astro 版图验证（版图后分析）版图验证（版图后分析）DRC/LVS:Calibre、Hercules 参数提取参数提取:Star-RCXT 静态时序仿真静态时序仿真:Primetime ATPG:Fastscan Tessentfastscan Tape-out Test Pattern 静态时序仿真静态时序仿真:Primetime 扫描链插入：扫描链插入：DFTadvisor MBISTarchitect+Bsdarchitect|Tessent 设计验证设计验证:VCS、Modelsim VL

44、SI设计流程及典设计流程及典型型EDA工具工具+常用的常用的EDA工具工具 Cadence Synopsys Magma Mentor GraphicsMBISTarchitectMBISTarchitectn在设计阶段，根据不同的设计目标(RAM)向工具提交不同的设计信息，令工具生成自定义的MBIST logicn指定测试算法，根据RAM的结构和算法，在设计阶段工具将测试向量集成在测试向量生成器当中。因此，一旦设计完成，向量生成器的测试向量就无法更改了。n除了测试功能之外，工具还能插入诊断，修复模块，可以对故障进行诊断定位及修复，提高芯片的利用率，降低芯片成本。BSDarchitectn尽管

45、测试及可测试性设计的方法可以扩展到板级或系统级，但是板级与系统级的测试不仅是对单个IC或模块的测试问题，还有IC之间或者PCB之间连接的测试问题，这种情况下电路的测试就更加复杂。n板级测试一般采用带有专有夹具的测试设备通过单个I/O管脚来完成，随着板上元器件数量的日益增多，测试的难度也越来越大。n解决这些问题的一种方法就是把扫描设计思想扩展到整个板级或系统级，即边界扫描设计。BSDarchitectBSDarchitectn1.根据用户使用的IO的不同，工具可以会自动生成特定的boundary cell.n2.除了连接core和IO的bscell以外，电路还会插入TAP和各类寄存器。各类寄存器

46、与其他扫描技术和BIST相结合，帮助实现多层次、全面的测试；而TAP是用户控制内部电路工作的媒介，可以通过TAP调控所有的寄存器从而完成芯片整体测试。TAP-FSMInstruction regEXTESTSAMPLEBYPASSINTEST板级测试BSDarchitectn降低了对测试系统的要求；与其他扫描技术和BIST相结合，可以实现多层次、全面的测试；缩短了产品进入市场的周期。n但实现边界扫描技术需要超过7%的附加芯片面积，同时增加了连线的数目；加入边界扫描单元后，工作速度有所下降，对附加的测试电路本身的故障测试也是一个难题。DFTadvisorn在综合之后，RTL-gate-level

47、 n将netlist中的部分时序单元转换成具有扫描功能的时序扫描单元。n根据测试需求，可以将部分电路排除在外，比如TAP和boundary scan cells,它们两者是测试单元，可以通过测试流程来诊断它们是否存在故障。这样可以降低面积开销，降低测试成本。n即使使用的是partial scan，也需要尽可能的提高故障覆盖率，这样需要采用很多策略对电路进行修改。例子：时钟&复位信号控制n在电路中，我们需要保证所有的测试点是可控可观察的，这样才能保证故障覆盖率达到100%的。而整体电路中影响很大的就是时钟和复位了。因此，我们需要对设计进行微调，保证时钟和复位信号在测试阶段是可控的。1.通过使用工

48、具对增加控制逻辑 2.在RTL级对电路手动修改1.时钟控制vs2.复位信号控制Fastscan（ATPG）n1.输入插入的网表+测试规则文件，令ATPG工具自动生成测试向量STIL，同时还能够对电路的故障覆盖率（coverage）进行一个估计，用户可以根据cov来判断是否满足要求。如果不满足，需要对插入的网表或测试规则文件进行微调，直至覆盖率达到预期的要求为止。Modelsim|VCSn无论在插入MBIST,boundary scan 或者 在门级插入扫描链，在插入流程完成之后都需要对电路进行仿真。n每个流程都会产生特点的测试向量文件，通过仿真来判断插入的电路是否能够正常工作。n当然当用户有特定的需求的时候，也可以通过手动编写向量来进行仿真。Thanks！