EDA技术及应用第3章课件.ppt

1、第3章 基本逻辑单元的VHDL模型3.1 组合逻辑电路设计3.1.1 基本逻辑门设计architecture behave of gate isbegin process(a,b)begin y1=a and b;y2=a nand b;y3=a xor b;end process;end;第3章 基本逻辑单元的VHDL模型3.1 组合逻辑电路设计1.编码器architecture behave of encoder isbegincodeout=111 when h=1 else 110 when g=1 else 101 when f=1 else 100 when e=1 else 01

2、1 when d=1 else 010 when c=1 else 001 when b=1 else 000 when a=1 else 000;end behave;3.1.2 编码器、译码器和数据选择器第3章 基本逻辑单元的VHDL模型3.1 组合逻辑电路设计architecture behave of encoder isbeginprocess(a,b,c,d,e,f,g,h)beginif h=1 then codeout=111;elsif g=1 then codeout=110;elsif f=1 then codeout=101;elsif e=1 then codeout

3、=100;elsif d=1 then codeout=011;elsif c=1 then codeout=010;elsif b=1 then codeout=001;elsif a=1 then codeout=000;else codeout=000;end if;end process;end behave;优先编码器(priority encoder)第3章 基本逻辑单元的VHDL模型3.1 组合逻辑电路设计2.译码器3-8译码器还有3个选通输入端g1，g2a和g2b。只有在g11，g2a=0，g2b0时，3-8译码器才进行正常译码，否则y0y7输出将均为高电平。3.数据选择器第3

4、章 基本逻辑单元的VHDL模型3.1 组合逻辑电路设计process(input,sel)beginif(sel=00)theny=input(0);elsif(sel=01)theny=input(1);elsif(sel=10)theny=input(2);elsey=input(3);end if;end process;第3章 基本逻辑单元的VHDL模型3.1 组合逻辑电路设计3.1.3 加法器(全加器、BCD码加法器)entity adder14 isport(op1,op2:in std_logic_vector(12 downto 0);ci:in std_logic;resul

5、t:out std_logic_vector(13 downto 0);end;architecture behave of adder14 issignal halfadd:std_logic_vector(13 downto 0);beginhalfadd=(0&op1)+(0&op2);result=halfadd when ci=0 else halfadd+1;end;第3章 基本逻辑单元的VHDL模型3.1 组合逻辑电路设计architecture behave of bcdadd issignal binadd:std_logic_vector(4 downto 0);begin

6、binadd9 thenresult=binadd+6;elseresult=binadd;end if;end process;end;例3-8 BCD码加法器 第3章 基本逻辑单元的VHDL模型3.1 组合逻辑电路设计3.1.4 三态门及总线缓冲器1.三态门电路 三态门具有一个(组)数据输入端din，一个数据输出端dout和一个使能控制端en。当en=1时，dout=din；当en0时，dout=Z，输出是呈现高阻，即悬浮状态。第3章 基本逻辑单元的VHDL模型3.1 组合逻辑电路设计architecture behave of tristate isbeginprocess(en,din

7、)beginif en=1 thendout=din;elsedout=Z;end if;end process;end behave;第3章 基本逻辑单元的VHDL模型3.1 组合逻辑电路设计2.单向总线缓冲器 在微型计算机的总线驱动中经常要用单向总线缓冲器，它通常由多个三态门组成，用来驱动地址总线和控制总线。一个8位的单向总线缓冲器如图3-10所示。8位单向总线缓冲器由8个三态门组成，具有8个输入端和8个输出端。所有的三态门的控制端连在一起，由一个控制输入端en控制。endin7.0dout7.0tristateinst第3章 基本逻辑单元的VHDL模型3.1 组合逻辑电路设计archit

8、ecture behave of unidir isbeginprocess(en,din)beginif en=1 thendout=din;elsedout=ZZZZZZZZ;end if;end process;end behave;第3章 基本逻辑单元的VHDL模型3.1 组合逻辑电路设计3.双向总线缓冲器direna7.0b7.0bidirinst双向缓冲器有两个数据输入/输出端a和b，一个方向控制端dir和一个选道端en。当en1时，双向总线缓冲器未被选通，a和b都呈现高阻。当en1时，双向总线缓冲器被选通，如果dir=0，则a=b；如果dir=1，则b=a。第3章 基本逻辑单元的

9、VHDL模型architecture behave of bidir issignal aout,bout:std_logic_vector(7 downto 0);beginprocess(a,en,dir)beginif en=0 and dir=0 thenbout=a;elsebout=ZZZZZZZZ;end if;b=bout;end process;process(b,en,dir)begin if en=0 and dir=1 thenaout=b;elseaout=ZZZZZZZZ;end if;a=aout;end process;end behave;3.1 组合逻辑电路

10、设计第3章 基本逻辑单元的VHDL模型3.1 组合逻辑电路设计3.1.5运算电路1.算术运算architecture behave of arithmetic isbeginprocess(a,b)beginq1=(0&a)+(0&b);-additionq2=a-b;-subtractionq3=a*b;-multiplicationend process;end behave;第3章 基本逻辑单元的VHDL模型3.1 组合逻辑电路设计例3-13除法运算 第3章 基本逻辑单元的VHDL模型3.1 组合逻辑电路设计2.求补运算architecture rtl of complement isb

11、eginprocess(a)variable tmp:std_logic_vector(7 downto 0);beginif a(7)=0 thenb=a;elsetmp:=not a+1;tmp(7):=1;b=tmp;end if;end process;end rtl;第3章 基本逻辑单元的VHDL模型3.2 时序逻辑电路设计3.2.1 触发器1.D触发器(1)基本D触发器。(2)异步复位/置位的D触发器异步复位/置位的D触发器是在基本D触发器的基础上增加了一个异步清零端clr(clear)，异步置位端set。当set=0置位，使q=1，当clr=0时，其q端输出被强迫置为0。第3章

12、基本逻辑单元的VHDL模型3.2 时序逻辑电路设计process(clk,set,clr)beginif set=0 thenq=1;elsif clr=0 thenq=0;elsif clkevent and clk=1 thenq=d;end if;end process;第3章 基本逻辑单元的VHDL模型3.2 时序逻辑电路设计2.JK触发器process(clk,reset,input)beginif reset=1 thenstatestatestatestate null;end case;end if;end process;第3章 基本逻辑单元的VHDL模型3.2 时序逻辑电路

13、设计3.2.2 寄存器1.数码寄存器2.移位寄存器 process(clk)beginif clkevent and clk=1 thentemp(0)=a;temp(1)=temp(0);temp(2)=temp(1);temp(3)=temp(2);temp(4)=temp(3);temp(5)=temp(4);temp(6)=temp(5);temp(7)=temp(6);b=temp(7);end if;end process;(1)串行输入、串行输出移位寄存器第3章 基本逻辑单元的VHDL模型3.2 时序逻辑电路设计(2).双向移位寄存器第3章 基本逻辑单元的VHDL模型3.2 时序

14、逻辑电路设计3.2.3 计数器1.同步计数器(1)二进制加法计数器 architecture behave of cnt4 issignal ql:std_logic_vector(3 downto 0);beginprocess(clk)beginif clkevent and clk=1 thenql=ql+1;end if;end process;q=ql;end behave;第3章 基本逻辑单元的VHDL模型3.2 时序逻辑电路设计(2)可逆计数器。可逆计数器有一个特殊的控制端，这就是updown端。当updown=1时，计数器进行加1操作；当updown0时，计数器进行减l操作。第

15、3章 基本逻辑单元的VHDL模型3.2 时序逻辑电路设计process(clk,reset,updown)beginif reset=1 thentemp0);elsif clkevent and clk=1 thenif updown=1 thentemp=temp+1;elsetemp=temp-1;end if;end if;end process;第3章 基本逻辑单元的VHDL模型3.2 时序逻辑电路设计(3)四十八进制计数器。例3-23带有异步复位、同步预置数功能的8421BCD码四十八进制计数器。第3章 基本逻辑单元的VHDL模型3.2 时序逻辑电路设计2.异步计数器第3章 基本逻

16、辑单元的VHDL模型3.2 时序逻辑电路设计3.2.4 分频器(1)利用计数器的进位端。（2）数控分频器。第3章 基本逻辑单元的VHDL模型3.2 时序逻辑电路设计3.2.5 序列信号发生器和检测器1.序列信号发生器2.序列信号检测器3.3 存储器第3章 基本逻辑单元的VHDL模型3.3.1 存储器描述中的一些共性问题1.存储器的数据类型2.存储器的初始化3.3.2 ROM(只读存储器)3.3.3 RAM(随机存储器)第3章 基本逻辑单元的VHDL模型3.3.4 堆栈1.FIFO(先进先出堆栈)2.后进先出堆栈3.4 有限状态机第3章 基本逻辑单元的VHDL模型3.4.1 有限状态机的分类1.Moore型状态机2.Mealy型状态机3.4.2 有限状态机的应用3.4.2 有限状态机的应用第3章 基本逻辑单元的VHDL模型