电子技术(第4版)][124页]课件.ppt

1、第8章 触发器及时序逻辑电路7/23/2022第第8章章 时序逻辑电路时序逻辑电路 内容提要内容提要 本章先按照电路结构和工作特点重点介绍基本RS触发器和同步触发器的逻辑功能及使用；对边沿触发器的触发方式及功能进行特别说明；介绍不同触发器之间的相互转换。此外还详细讨论了计数器、寄存器等小规模和中规模集成电路的逻辑功能和使用方法。第8章 触发器及时序逻辑电路7/23/20228.1 基本基本RS触发器触发器8.2 同步触发器同步触发器8.3 触发器的分类及转换触发器的分类及转换8.4 时序逻辑电路时序逻辑电路的分析的分析 8.5 计数器计数器8.6 寄存器寄存器第8章 触发器及时序逻辑电路7/2

2、3/2022 时序逻辑电路一般由组合逻辑电路和存储电路（存储器）两部分组成，其结构框图如图8.1所示。图8.1 时序逻辑电路的结构框图 触发器能够存储1位二进制数码，即具有记忆功能，并且其状态能在触发脉冲作用下迅速翻转。第8章 触发器及时序逻辑电路7/23/2022 8.1 基本基本RS触发器触发器 基本RS触发器，又称RS锁存器，常见的有两种结构：一种由与非门构成；另一种由或非门构成。8.1.1 基本基本RS触发器的构成触发器的构成 基本RS触发器，如图8.2（a）所示。它由“与非”门G1、G2交叉耦合构成。，是信号输入端；Q、是两个互补的信号输出端。触发器状态在触发脉冲作用下转换的过程，称

3、为触发器的翻转。有用正脉冲触发的，也有用负脉冲触发的。、端加非号表明基本RS触发器采用负脉冲触发，如果用正脉冲触发，则应记为R、S。通常规定触发器Q端的状态为触发器的状态，它具有两个稳定状态：Q=0，=1或Q=1，=0。RSRSQQQ第8章 触发器及时序逻辑电路7/23/2022 图8.2 基本RS触发器逻辑电路 图8.2（b）所示是基本RS触发器的符号，输入端方框外的小圆圈也表示负脉冲触发。第8章 触发器及时序逻辑电路7/23/2022 8.1.2 基本基本RS触发器的工作原理触发器的工作原理 1.当当 =1，=0，即在，即在 端加负脉冲端加负脉冲 假设触发器的原状态为 Q=0，=1，对G2

4、门由于 =0，根据“与非”门逻辑功能，则 =1，由于存在G2门对G1门的反馈线，G1门两输入均为1，其输出端 Q=0。若触发器的原状态为Q=1，=0，则加在G2门的 =0将使 =1，G1门输出Q由1翻转为0。可见，无论原状态是 Q=0或 Q=1，只要输入信号 =0，=1，触发器的状态一定是 Q=0，=1。这时称触发器处于置“0”状态，亦称复位态，这是触发器的一个稳态。SRQRQQSRQRRQ第8章 触发器及时序逻辑电路7/23/2022 2.当当 =1，=0，即在，即在 端加负脉冲端加负脉冲 采用与上相同的方法和步骤分析可知，触发器终了状态为Q=1，=0，称此时触发器处于“1”状态，或置位态，

5、这是触发器的另一个稳态。由以上可知：在 或 上输入负脉冲，触发器将成为Q=1，=0或Q=0，=1稳定状态。3.当当 =1，=1时时 假设触发器的原状态为Q=0，=1，对G1门由于 =1，对于G2门由于 =1，根据“与非”门逻辑功能，则 Q =0，=1；若触发器的原状态为Q=1，=0，同样，与非门的作用使Q=1，=0。可见，当负脉冲撤除后（即此时 =1，=1），触发器能保持信号作用前的输出状态，这种特性称为具有保持功能或记忆功能。SRSQSRQQSRQSRQQQSR第8章 触发器及时序逻辑电路7/23/2022 4.当当 =0，=0时时 不论触发器的原状态如何，此时两个与非门的输出都为1，即 Q

6、=1，这破坏了触发器的逻辑关系。一旦撤去低电平，Q与 的状态取决于将撤消的信号；如果信号同时撤消，则Q与 的状态不确定，使触发器的工作变得不可靠。因此触发器工作时 =0，=0的情况是不允许的。SRQQQSR第8章 触发器及时序逻辑电路7/23/2022 采用或非门构成的基本RS触发器逻辑电路及逻辑符号如图8.3所示。由逻辑电路图可知，其输出端逻辑表达式为：用或非门构成基本RS触发器，在实现置位和复位的功能时是采用正脉冲触发，所以在符号图前没有小圆圈。QRQQSQ图8.3 或非门构成的基本RS触发器逻辑电路第8章 触发器及时序逻辑电路7/23/2022 8.1.3 触发器的功能描述方法触发器的功

7、能描述方法 先介绍一下有关现态和次态的概念。现态是触发器接收输入信号之前所处的状态，用 Qn和 表示；次态是触发器接收输入信号之后所处的状态，用 Qn+1和 表示。根据前面对基本触发器的分析可知，Qn+1的值不仅和输入信号有关，而且还取决于现态。对于触发器逻辑功能的描述通常有4种形式，即特征表（真值表）、特征方程、激励表（状态图）以及时序图。1.特征表特征表 反映触发器次态Qn+1，现态Qn和输入 ，之间对应关系的表格叫做特性表。根据前面的工作原理可以很容易得到基本RS触发器的特性表，如表8.1所示。对应的简化功能表如表8.2所示。nQ1QnSR第8章 触发器及时序逻辑电路7/23/2022

8、表8.1 基本RS触发器特性表RSQn+1功能0110置00100保持1011置11001置111111100001不定不允许000不定不允许Qn保持置0第8章 触发器及时序逻辑电路7/23/2022功能01置01010置111保持00不定不允许表8.2 基本RS触发器简化功能表RS Qn+1Qn图8.4 基本RS触发器Qn+1的卡诺图第8章 触发器及时序逻辑电路7/23/2022 2.特征方程特征方程 触发器的特征方程就是触发器次态Qn+1与输入及现态Qn之间的逻辑关系式。从表8.1所示的特性表可以看出Qn+1与Qn,都有关，在 ,Qn 3个变量的8种取值中，正常情况下，001，000两种取

9、值是不会出现的，也就是说，这是约束项，这样可以得到如图8.4所示的Qn+1的卡诺图。由图8.4可得到其对应的特征方程为：约束条件 即 （8-1）SRR1SRQRSQ1nnnnQRSQ1S第8章 触发器及时序逻辑电路7/23/2022 3.激励表和状态图激励表和状态图 激励表描述了触发器欲达到目标状态所需要的输入信号状态，它可以由前面的特征表直接得到。表8.3是基本RS触发器的激励表。状态图是用于描述触发器的状态转换关系及转换条件的图形，由激励表可以得到其对应的状态图，如图8.5所示。图中两个圆圈分别表示触发器的两个状态，箭头指示状态转换方向，箭头旁标注的是状态转换所需要的输入信号条件。例如当触

10、发器处在0状态，即Qn=0时，若输入信号 01或11，触发器仍为0状态，若 =10，触发器就会翻转成为 1 状态。表8.3和图8.5中的“”均表示不管是什么状态或称做任意状态。SRSR第8章 触发器及时序逻辑电路7/23/2022 表8.3 基本RS触发器的激励表 R 图8.5 基本RS触发器的状态图 SQnQn+100101101001111第8章 触发器及时序逻辑电路7/23/2022 4.时序图时序图 反映触发器输入信号取值和状态之间对应关系的图形称为时序图，它可以直观地说明触发器的特性和工作状态，值得说明的是，在时序图中必须包含输入状态的所有可能的组合，否则，就不是正确的时序图。如图8

11、.6所示的基本RS触发器的时序图。图8.6 基本RS触发器的时序图第8章 触发器及时序逻辑电路7/23/2022 8.2 同步触发器同步触发器 基本RS触发器直接受输入信号控制。在实际中，我们常希望输入信号仅在一定的时间内起作用，为此，在基本RS触发器上增加一个控制端，它像时钟一样，提供触发器准确的翻转时刻，称为“时钟脉冲”，通常以CP（Clock Pulse的缩写）表示。其作用是：无控制触发脉冲时，RS触发器只对R、S端出现的触发电平起暂存的作用，不会立即翻转：若控制端给出控制触发脉冲，触发器才按存入的信息翻转。用时钟脉冲控制输入信号起作用时间的触发器，称为同步触发器或钟控触发器。第8章 触

12、发器及时序逻辑电路7/23/2022 8.2.1 同步同步RS触发器触发器 1.同步同步RS触发器的构成触发器的构成 G1、G2两个与非门构成基本RS触发器，其触发信号来自G3和G4两个与非门的输出；G3和G4构成的电路称为触发器导引电路；R、S端及CP端为3个控制端，CP端称时钟脉冲控制端，且CP端连接的框边处无小圆圈，表示此触发器是正脉冲触发；通常还设有直接置0端或直接置1端，也称预置端，用 、表示（负脉冲触发），只在时钟脉冲工作前使用，而在时钟脉冲工作过程中应将其悬空或接高电平。DRDS第8章 触发器及时序逻辑电路7/23/2022 图8.7 同步RS触发器第8章 触发器及时序逻辑电路7

13、/23/2022 2.2.同步同步RSRS触发器的工作原理触发器的工作原理 （1）CP=0时：G3和G4被封锁，因为无论R和S如何变化，两个门的输出均为1，此时基本RS触发器的 ，触发器的输出状态 将保持不变。（2）CP=1时：CP对G3和G4的封锁被解除，在这种条件下：R=0，S=1：导引电路中 ，作为基本R S 触 发 器 的 输 入 信 号，触 发 器 处 于 置“1”态，Q=1，；R=1，S=0：导引电路中 ，作为基本RS触发器的输入信号，触发器置“0”态，Q=0，；R=0，S=0：导引电路中G3及G4均输出1，显然，触发器的输出状态将保持不变。R=1，S=1：导引电路中G3及G4均输

14、出0，使触发器输出 =1，CP过去后，状态变为不定，应用中要避免这种情况出现。1RSQQ及0S 1R 0Q 1S R01Q 1S 1R 0S 0R QQ 第8章 触发器及时序逻辑电路7/23/2022 3.同步同步RS触发器的功能描述触发器的功能描述 （1）特性表。综上所述，可得出同步RS触发器的特性表，见表8.4。表8.4 同步RS触发器的特性表CPRSQn+1功能0Qn保持100Qn保持1011置11100置0111不定不允许第8章 触发器及时序逻辑电路7/23/2022 （2）特征方程。根据特性表，很容易得到同步RS触发器的特征方程如下：0RSQRSQ1nnCP=1有效 （8-2）第8章

15、 触发器及时序逻辑电路7/23/2022 8.2.2 同步同步D触发器触发器 同步RS触发器的R，S之间有约束。不允许出现R和S同时为1的情况，否则会使触发器处于不确定的状态，这就限制了同步RS触发器的使用。下面我们介绍不具有约束条件的同步D触发器。1.同步同步D触发器的构成触发器的构成 同步D触发器的逻辑电路和逻辑符号如图8.8所示。它是在同步RS触发器的基础上增加了一个反相器，通过它把加在S端的D信号反相之后送到R端。第8章 触发器及时序逻辑电路7/23/2022 图8.8 同步D触发器 第8章 触发器及时序逻辑电路7/23/2022 1S 1R,DS D,R SR1S 0R 1Q 0S1

16、R 0Q 2.同步同步D触发器的工作原理触发器的工作原理 （1）当CP=0时，则有 ，根据基本RS触发器的工作原理，同步D触发器的输出保持原来的状态。（2）当CP=1时，由与非门的特性可以得到：即 ，互补，自然满足约束条件。D=0，此时有：，由基本RS触发器的原理有：Q=0，；D=1，此时有：，由基本RS触发器的原理有：Q=1，。第8章 触发器及时序逻辑电路7/23/2022 3.3.同步同步D D触发器的功能描述触发器的功能描述 （1）特性表。由D触发器工作原理可得其特性表，见表8.5。（2）特征方程。将 ，代入基本RS触发器的特征方程式（8-1）得到同步D触发器的特征方程（当然也可以由特性

17、表得到）：DS DR DQ1n （8-3）表8.5 同步D触发器的特性表 由此可见，同步D触发器的次态始终与输入信号D保持一致，故又称其为D锁存器或数据暂存器。CPD Qn+100或1 Qn100111第8章 触发器及时序逻辑电路7/23/20228.2.3 同步同步JK触发器触发器1.同步同步JK触发器的构成触发器的构成同步JK触发器的逻辑电路和逻辑符号如图8.9所示。图8.9 同步JK触发器第8章 触发器及时序逻辑电路7/23/2022 2.2.同步同步JKJK触发器的工作原理及功能描述触发器的工作原理及功能描述 由图8.9可知，nQCPJSnQCPKR 当CP=0时，触发器保持原状态不变

18、。1RS 当CP=1时，将它们代入基本触发器特征方程式（8-1），得到JK触发器的特征方程：nQJSnQKRnnnnnQQKQJQRSQ1nnQKQJ（8-4）同时，注意到：nnQKQJRS1QKQJnn 即无论输入信号J，K如何变化，该触发器的约束条件都会自动满足。第8章 触发器及时序逻辑电路7/23/2022 由特征方程可以得到同步JK触发器的真值表，见表8.6。当J=K=1时，可认为J、K端都悬空。表8.6 同步JK触发器的真值表CP J K Qn+1功能 0 Qn保持 1 0 0 Qn 保持 1 0 1 0置0 1 1 0 1置1 1 1 1 计数1QQnnQn第8章 触发器及时序逻辑

19、电路7/23/2022 8.2.4 同步同步T触发器触发器 1.同步同步T触发器的构成触发器的构成 将JK触发器的JK端短接在一起作为输入端T，就得到同步T触发器，图8.10所示的为同步T触发器的逻辑电路和逻辑符号。图8.10 同步T触发器第8章 触发器及时序逻辑电路7/23/2022 2.2.同步同步T T触发器的工作原理及功能描述触发器的工作原理及功能描述 在同步JK触发器的基础上我们可以知道同步T触发器的工作原理，在同步JK触发器的特征方程式（8-4）中令T=J=K，则有：nnnnQTQTQTQ1（8-5）由此可得其真值表，如表8.7所示。从表8.7可知，当T=0时，触发器无计数功能，时

20、钟脉冲到来前后状态不变；当T=1时，触发器具有计数功能，每个时钟脉冲都会引起触发器翻转。因此，T触发器又称为可控计数触发器。第8章 触发器及时序逻辑电路7/23/2022表8.7 同步T触发器的真值表1QnnQnQ 触发器：是只具有计数功能的T触发器。其逻辑符号与T触发器相同，但T端置1。TT功能0保持1翻转第8章 触发器及时序逻辑电路7/23/2022 8.3.1 触发器的分类触发器的分类 基本RS触发器无时钟信号，是构成各类触发器的基本电路形式。时钟触发器的种类很多，主要有三种分类方式：按逻辑功能分类，按结构形式分类，按触发方式分类。按逻辑功能分类。时钟触发器可分为：RS型、JK型、D型、

21、T（T）型四种。按结构形式不同，时钟触发器又可分为四种。8.3 触发器的分类及转换触发器的分类及转换第8章 触发器及时序逻辑电路7/23/2022 1.同步型同步型 在CP高电平期间接收数据输入信号，改变输出状态，这种触发方式称为高电平触发，是结构最简单的一种，只能用在CP高电平期间接收数据输入信号，且保持恒定不变的场合。注意：同步型触发器存在空翻现象，就是指在一个时钟脉冲内，触发器发生一次以上的翻转。它将造成触发器输出状态在逻辑上的混乱，应避免。2.边沿型边沿型 只在CP下降沿到达时接收数据输入信号，改变输出状态，称为下降沿触发。为了工作可靠，应保证数据输入信号在CP下降沿前建立并保持不变，

22、直至到达下降沿。有的触发器是采用上升沿触发方式的。边沿触发器具有更强的抗干扰能力，可以有效地克服空翻现象。第8章 触发器及时序逻辑电路7/23/2022 3.维持维持-阻塞型阻塞型 也采用边沿触发方式，在CP上升沿到达时接收数据输入信号，改变输出状态，称为上升沿触发。它具有维持和阻塞的功能，能正确地导引时钟脉冲前沿瞬间的输入状态，并阻塞改变输出状态的通道，以达到消除空翻的目的。4.主从型主从型 该触发器由两级时钟触发器组成，前级称为主触发器，后级称为从触发器。其工作过程分两步进行：第一步，它在CP上升沿接收数据输入信号并在CP高电平期间保持不变时，主触发器翻转，从触发器不变；第二步，在CP下降

23、沿时，从触发器翻转。这种触发方式称为主从触发。主从触发器的第一步是为第二步作准备的，其翻转是在时钟信号由1回落到0时发生的，也属下降沿触发。第8章 触发器及时序逻辑电路7/23/2022 注意：同一功能的触发器，可以采用不同的电路结构形式来实现，但真值表均一样。例如，同是T型触发器，既可用主从型结构形式，也可用维持阻塞型结构形式来实现；反之，同一电路结构形式，可以构成不同功能的触发器，例如，主从结构形式不仅可以构成RS型触发器，也可构成JK型、D型、T（T）型触发器。按触发方式分类。所谓触发方式反映的是触发器翻转时刻和时钟脉冲之间的关系。时钟触发器可分为：电位触发型（正负电位）、边沿触发型、主

24、从触发型三种。第8章 触发器及时序逻辑电路7/23/2022 下面以JK触发器为例来说明各种触发方式的逻辑符号，见图8.11。CP输入端顶部若无“”表示电位触发，顶部若有“”表示边沿触发。若CP时钟信号仅有“”而无小圆圈则表示“上升沿触发”，又称正边沿触发；若CP时钟信号既有“”又有小圆圈则表示“下降沿触发”，又称负边沿触发。主从触发器中符号“”表示输出延迟。图8.11 触发方式第8章 触发器及时序逻辑电路7/23/2022 例例8.1 已知同步RS触发器输入信号波形如图8.12所示，试画出输出端Q的波形，设Q的初态为1。解：解：输出端Q的波形如图8.12所示，注意其空翻现象。图8.12 例8

25、.1的图第8章 触发器及时序逻辑电路7/23/2022 例例8.2 已知D触发器输入信号波形如图8.13所示，试画出电位触发和边沿触发（下降沿）方式下输出端Q的波形。设Q的初态为0。解：解：电位触发方式下输出端Q的波形和边沿触发方式（下降沿）下输出端Q的波形如图8.13所示。Q的波形存在空翻，而Q的波形克服了空翻。图8.13 例8.2的图第8章 触发器及时序逻辑电路7/23/2022 例例8.3 已知JK触发器输入信号波形如图8.14所示，试画出边沿触发（上升沿）方式下输出端Q和 的波形。设Q的初态为0。解：解：边沿触发方式（上升沿）下输出端Q和 的波形如图8.14所示。图8.14 例8.3的

26、图 QQQ第8章 触发器及时序逻辑电路7/23/20228.3 触发器的转换触发器的转换 由于实际生产的集成触发器只有JK和D触发器两种，所以在这里也只介绍如何把这两种触发器转换成其他类型的触发器，以及它们之间的相互转换。根据已有触发器获得待求触发器的步骤如下：（1）写出已有触发器和待求触发器的特征方程；（2）变换待求触发器的特征方程，使之与已有触发器的特征方程一致；（3）根据变量相同，系数相等则方程一定相等的原则，比较已有、待求触发器的特征方程，求出转换逻辑；（4）画电路图。1.JK触发器转换为触发器转换为D触发器触发器JK触发器的特征方程为：nnnQKQJQ1（8-6）第8章 触发器及时序

27、逻辑电路7/23/2022D触发器的特征方程为：DQ1n 变换D触发器表达式，使之与JK触发器方程相同，即：nnnnnDQQD)QQD(Q1（8-7）把Qn，视为变量，余下部分视为系数，比较式（8-6）和式（8-7）得到：nQD,J DK 画出电路图，如图8.15所示，图中CP为下降沿触发。图8.15 JK触发器转换为D触发器第8章 触发器及时序逻辑电路7/23/2022 2.JK触发器转换为触发器转换为RSRS触发器触发器JK触发器的特征方程为：RS触发器的特征方程为：变换RS触发器表达式：nnnQKQJQ10RSQRSQ1nnnnQRSQ1nnnQR)QQS(nnnQRSQQSR)R(SQ

28、QRQSnnnnnnnRSQSQRQRQS 第8章 触发器及时序逻辑电路7/23/2022 将上式与JK触发器特征方程比较可得到：RKSJ 画出电路图，如图8.16所示。图8.16 JK触发器转换为RS触发器 上式中 可以被 吸收，RSQn是约束项，应去掉，故有nQRnSQR1QSQRQnnn第8章 触发器及时序逻辑电路7/23/20223.JK触发器转换为触发器转换为T触发器触发器JK触发器的特征方程为：T触发器的特征方程为：比较两式得到：画出电路图，如图8.17所示。1QJQKQnnn1QTQTQnnnJTKT图8.17 JK触发器转换为T触发器第8章 触发器及时序逻辑电路7/23/202

29、24.D触发器转换为触发器转换为JK触发器触发器D触发器的特征方程为：JK触发器的特征方程为：比较以上两式得到：画电路图，如图8.18所示。DQ1nnnnQKQJQ1nnQKQJD图8.18 D触发器转换为JK触发器 第8章 触发器及时序逻辑电路7/23/20225.D触发器转换为触发器转换为RS触发器触发器D触发器的特征方程为：RS触发器的特征方程为：显然，时，以上两式必然相等。画出电路图，如图8.19所示。DQ1n0RSQRSQ1nnnQRSD图8.19 D触发器转换为RS触发器第8章 触发器及时序逻辑电路7/23/20226.D触发器转换为触发器转换为T触发器触发器D触发器的特征方程为：

30、T触发器的特征方程为：比较以上两式，可得到：画出电路图，如图8.20所示。图8.20 D触发器转换为T触发器1QDn1QTQTQnnnDTQn第8章 触发器及时序逻辑电路7/23/20228.4 时序逻辑电路的分析时序逻辑电路的分析 8.4.1 同步时序逻辑电路的分析同步时序逻辑电路的分析 同步时序逻辑电路的分析一般可按以下步骤进行：（1）写方程式。根据电路写出各个触发器的驱动方程和电路的输出方程，再将驱动方程代入所用触发器的特性方程，从而求出电路的状态方程。（2）列真值表。假定初态，分别代入状态方程和输出方程进行计算，依次求出在某一初态状态下的次态和输出，列表表示，即得状态真值表。（3）作状

31、态图。根据状态真值表的结果，画出状态转换图。（4）画时序图。根据状态真值表、状态转换图和触发器的触发方式画出时序图。（5）功能描述。用文字概括电路的逻辑功能。第8章 触发器及时序逻辑电路7/23/2022 例例8.4 分析图8.21所示电路的逻辑功能。设起始状态是Q2Q1Q0=000。图8.21 同步时序电路第8章 触发器及时序逻辑电路7/23/2022 解：解：该电路由3个JK触发器和1个与门构成，没有外加输入信号，输出信号为C。该电路的3个触发器共用一个时钟信号，因此是同步时序电路。（1）写方程式。驱动方程为：,输出方程为：状态方程为：将驱动方程代入JK触发器的特性方程 ，可得状态方程10

32、KQn02JQn0K110JQn201JQ Qnn2K1210CQ Q Qnnn1QJQKQnnn10000002QJ QK QQ Qnnnnn111111010101QJ QK QQ QQ QQQnnnnnnnnn122222012QJ QK QQ Q Qnnnnnn第8章 触发器及时序逻辑电路7/23/2022 （2）列 真 值 表。设 初 态 ，则 次态 ，；再将001设为初态，求次态和输出，依次进行，可计算列出如表8.8所示的状态真值表。210Q Q Q000nnn111210QQQ001nnnC0表8.8 状态真值表 第8章 触发器及时序逻辑电路7/23/2022 （3）作状态图。电

33、路状态依次转换的结果如图8.22所示。其中000100共五个循环状态称为有效状态，而101、110、111三种状态为无效状态。若电路由于某种原因进入了无效状态，而能在CP作用下自动返回至有效状态中来，则称这种电路能够自启动。图8.22 状态图 第8章 触发器及时序逻辑电路7/23/2022 （4）画时序图。电路的时序图如图8.23所示。（5）功能描述。由以上分析可知，该电路是五进制同步加法计数器。C端为进位端，并且具有自启动功能。图8.23 时序图 第8章 触发器及时序逻辑电路7/23/2022 8.4.2 异步时序逻辑电路的分析异步时序逻辑电路的分析 异步时序电路的分析与同步时序电路的分析基

34、本相同，只是由于各个触发器的时钟信号不同，所以需要写出各时钟方程。例例8.5 异步时序电路如图8.24所示，试分析其逻辑功能。解：解：该电路由3个JK触发器构成，且3个触发器的时钟信号不同，因此是异步时序电路。第8章 触发器及时序逻辑电路7/23/2022图8.24 异步时序逻辑电路第8章 触发器及时序逻辑电路7/23/2022第8章 触发器及时序逻辑电路7/23/2022 （2）列真值表 假定初态，代入状态方程，计算次态，得到状态真值表如表8.9所示。表8.9 真值表 第8章 触发器及时序逻辑电路7/23/2022 （3）作状态图。如图8.25所示。图8.25 状态图 第8章 触发器及时序逻

35、辑电路7/23/2022 （4）画时序图。如图8.26所示。（5）功能描述。由以上分析可知，该电路是五进制异步加法计数器，并且具有自启动功能。图8.26 时序图 第8章 触发器及时序逻辑电路7/23/20228.5 计数器计数器 在数字电路中，能够记忆输入脉冲个数的电路称为计数器，它由触发器组合构成。计数器的种类很多，按触发器的状态转换与计数脉冲是否同步，分为同步计数器和异步计数器；按进位制不同，分为二进制计数器、十进制计数器和任意进制计数器（N进制计数器）；按数值的增减，分为加法计数器、减法计数器和可逆计数器。计数器是数字系统的重要组成部分，主要用于计数，也可用于分频和定时。第8章 触发器及

36、时序逻辑电路7/23/2022 8.5.1 二进制计数器二进制计数器 1.二进制异步加法计数器二进制异步加法计数器 （1）电路组成。如图8.27所示为3位二进制异步加法计数器。它由3个JK触发器组成，低位的输出Q接到高位的控制端C，只有最低位FF0的C端接收计数脉冲CP。每个触发器的J，K端都悬空，即J=K=1，处于计数状态。只要控制端C的信号由“1”变到“0”，触发器的状态就翻转。C=Q0Q1Q2 是进位信号。图8.27 3位二进制异步加法计数器第8章 触发器及时序逻辑电路7/23/2022 （2）工作原理。计数器工作前应清零，即Q2Q1Q0=000。第一个CP脉冲输入后，当该脉冲的下降沿到

37、来时，FF0翻转，Q0由“0”变为“1”，这样Q0=1就加到FF1的C端，使FF1保持不变，计数器的状态为001。第二个CP脉冲输入后，FF0又翻转，Q0 由“1”变为“0”。这样Q0=0就加到FF1的C端，使FF1翻转，Q1由“0”变为“1”。Q=1就加到FF2的C端，使FF2保持不变，计数器的状态为010。按此规律，随着计数脉冲CP的不断输入，计数器的状态如图8.28所示，当第7个CP脉冲输入后，计数器的状态为111，产生进位信号C=1，再输入一个CP脉冲，计数器的状态恢复为000。第8章 触发器及时序逻辑电路7/23/2022 图8.28 3位二进制异步加法计数器的状态图图8.29 3位

38、二进制异步加法计数器时序图第8章 触发器及时序逻辑电路7/23/20220Q1Q 如图8.29所示是3位二进制异步加法计数器的时序图（或波形图），可见Q0的脉冲波形周期比计数脉冲CP大1倍，Q1的脉冲波形周期比Q0大1倍，余可类推。因此二进制计数器的Q0，Q1，Q2的脉冲频率，分别是计数脉冲频率的二分频、四分频和八分频。计数器可作为分频器，同时也体现了定时的作用。如果把图8.27中接Q0，Q1的线改接到 ，端，就可 以构成3位二进制异步减法计数器，其工作原理类似。第8章 触发器及时序逻辑电路7/23/2022 2.二进制同步加法计数器二进制同步加法计数器 为提高计数速度，将计数脉冲送到每一个触

39、发器的C端，使各触发器的状态变化与计数脉冲同步，这种方式组成的计数器称为同步计数器。（1）电路组成。由JK触发器构成的3位同步加法计数器如图8.30所示。其中C=Q2Q1Q0是进位信号。第8章 触发器及时序逻辑电路7/23/2022 （2）工 作 原 理。计 数 器 工 作 前 应 清 零，则 有Q2Q1Q0=000。第一个CP脉冲输入后，当该脉冲的下降沿到来时，FF0翻转，Q0由“0”变为“1”，J1，J2 均为“0”。这样FF1，FF2保持不变，计数器的状态为001。同时，J1=K1=Q0=1，J2=K2=Q1Q0=0。第二个CP脉冲输入后，FF0又翻转，Q0由“1”变为“0”，FF1翻转

40、，Q1由“0”变为“1”，FF2保持不变，计数器的状态为010。同时，J1=K1=Q0=0，J2=K2=Q1Q0=0。第三个CP脉冲到来后，FF0由“0”变为“1”，FF1，FF2保持不变，计数器的状态为011。同时J1=K1=Q0=1，J2=K2=Q1Q0=1。第四个CP脉冲到来后，FF0，FF1，FF2均翻转，计数器的状态为100。第8章 触发器及时序逻辑电路7/23/2022 按此规律，随着计数脉冲CP的不断输入，计数器的状态同图8.28所示的状态。图8.30 3位二进制同步加法计数器 第8章 触发器及时序逻辑电路7/23/2022可按表8.10所示的逻辑关系进行级间连接。表8.10 3

41、位同步二进制加法计数器连接的逻辑关系第8章 触发器及时序逻辑电路7/23/2022 8.5.2 十进制计数器十进制计数器 二进制计数器虽然简单，运算方便，但人们习惯的是十进制计数器。因此，需要将二进制计数器转换成具有十进制计数功能的计数器。用4个JK触发器可组成8421码异步十进制加法计数器，如图8.31所示。计数器的状态转换和普通二进制计数器相同，表8.11为十进制加法计数器的状态转换表。CP是计数脉冲输入，计数数码由Q3Q2Q1Q0并行输出，C是进位输出端。计数器每个次态的4位二进制数代表一个十进制数。例如，次态为0101，代表十进制数5，表示计数器已输入了5个计数脉冲；第六个计数脉冲输入

42、后，状态转变为0110，代表十进制数6；若计数器次态为1001时，代表十进制数9；第十个脉冲输入后，状态转变为0000，同时产生一个进位输出信号C=1，相当于十进制数逢十进一。第8章 触发器及时序逻辑电路7/23/2022图8.31 十进制异步加法计数器 第8章 触发器及时序逻辑电路7/23/2022CPC10 0 0 00 0 0 1020 0 0 10 0 1 0030 0 1 00 0 1 1040 0 1 10 1 0 0050 1 0 00 1 0 1060 1 0 10 1 1 0070 1 1 00 1 1 1080 1 1 11 0 0 0091 0 0 01 0 0 1010

43、1 0 0 10 0 0 01n0Qn1Q11Qn10Qn12Qn13Qnn3Qn2Q表8.11 十进制加法计数器的状态转换表第8章 触发器及时序逻辑电路7/23/2022 8.4.3 集成计数器集成计数器 中规模集成计数器有二进制、十进制和任意进制计数器等多种类型，功能齐全，使用灵活。目前有TTL和CMOS两大系列的各型产品供选择。1.集成集成4位二进制同步加法计数器位二进制同步加法计数器74LS161 就基本工作原理而言，集成4位二进制同步加法计数器与前面介绍的3位二进制同步加法计数器并无区别，只是为了使用和扩展功能方便，在制作集成电路时，增加了一些辅助功能，下面介绍比较典型的芯片74LS

44、161。第8章 触发器及时序逻辑电路7/23/2022 （1）74LS161的引脚排列。74LS161的引脚排列、逻辑功能示意图如图8.32所示，其中CP是输入计数脉冲，是清零端；是置数控制端；CTP和CTT是两个计数器工作状态控制端；D0D3是并行输入数据端；CO是进位信号输出端；Q0Q3是计数器状态输出端。CRLD第8章 触发器及时序逻辑电路7/23/2022图8.32 集成4位二进制同步加法计数器74LS161第8章 触发器及时序逻辑电路7/23/2022CRLD13121110Q Q Q Qnnnn输 入输 出 CTT CTP CP D0 D1 D2 D3 CO0 0 0 0 001

45、0 d0 d1 d2 d3d0 d1 d2 d3 1 1 1 1 计 数 1 1 0 保 持 1 1 0 保 持0 表8.12 集成计数器74LS161的状态表 （2）74LS161的状态表。表8.12是集成计数器74LS161的状态表。第8章 触发器及时序逻辑电路7/23/2022 （3）74LS161的功能。=0时异步清零，此时，不管CP及其他输入信号如何，；由于清零功能与时钟无关，故这种清零称为异步清零。=1，=0时同步预置数，在 预置某个数据 ，此时，在CP上升沿作用下，并行输入数据 进入计数器，使 。=1且CPT=CPP=1时，按照4位自然二进制码进行同步加法二进制计数；当计数到11

46、11时，进位输出端CO送出进位信号（高电平有效）。=1且CPTCPP=0时，计数器保持原来状态不变。321013121110ddddQ Q Q Qnnnn0000Q Q Q Q13121110nnnnCRCRLD0D3D0d3d0d3dLDCRLDCR第8章 触发器及时序逻辑电路7/23/2022 功能扩展。74LS161有异步清零端 ，利用反馈归零法，可组成任意进制计数器。74LS161还有预置控制端 和预置输入端 ，利用反馈预置法也可组成任意进制计数器。多片74LS161可以利用控制端CTP和CTT进行级联扩展。例如，用两片74LS161构成8位二进制计数器，即 28 进制计数器，正确的连

47、接如图8.33所示。除上述异步清零二进制计数器外，还有同步清零二进制计数器，如74LS163，它必须在CP下降沿作用下 =0时才能清零，其余逻辑功能、工作原理及外引线排列与74LS161没有区别。CRLD0D3DCR第8章 触发器及时序逻辑电路7/23/2022图8.33 用两片74LS161构成8位二进制计数器第8章 触发器及时序逻辑电路7/23/2022 2.集成集成4位二进制同步加法计数器位二进制同步加法计数器74LS160 74LS160是十进制异步清零（8421BCD）计数器，其各端功能与74LS161相同，所不同的是74LS160的输出只能从00001001，当Q3Q2Q1Q0=1

48、001时，进位输出端CO=1。用两片74LS160构成一百进制计数器的连线图见图8.34所示。74LS162是十进制（8421BCD）同步清零计数器，其各端功能与74LS161也相同。第8章 触发器及时序逻辑电路7/23/2022图8.34 用两片74LS160构成一百进制计数器第8章 触发器及时序逻辑电路7/23/2022 3.集成集成4位二进制异步加法计数器位二进制异步加法计数器74LS197 （1）74LS197的引脚排列。74LS197的引脚排列、逻辑功能示意如图8.35所示。其中CP0是触发器FF0的时钟输入端，CP1是触发器FF1的时钟输入端；是清零端；CT/是计数和置数控制端；C

49、TP和CTT是两个计数器工作状态控制端；D0D3 是并行输入数据端；Q0 Q3是计数器状态输出端。CRLD第8章 触发器及时序逻辑电路7/23/2022图8.35 集成4位二进制同步加法计数器74LS197第8章 触发器及时序逻辑电路7/23/2022 （2）74LS197的状态表。表8.13是集成计数器74LS197的状态表。表8.13 集成计数器74LS197的状态表CRLDCT/13121110Q Q Q Qnnnn输 入输 出 CP D0 D1 D2 D3 备 注 0 0 0 0 0清 零 1 0 d0 d1 d2 d3d0 d1 d2 d3置 数 1 1 计 数CP0=CPCP1=Q

50、0第8章 触发器及时序逻辑电路7/23/2022 （3）74LS197的工作原理。=0时异步清零；=1，=0时异步置数；=1，=1 时，异步加法计数。若将输入时钟脉冲CP加在CP0端、把Q0与CP1连接起来，则构成4位二进制即十六进制异步加法计数器。若将CP加在CP1端，则构成3位二进制即八进制计数器，FF0不工作。如果只将CP加在CP0端，CP1接0或1，则形成1位二进制即二进制计数器。CRCRCRLDCT/LDCT/第8章 触发器及时序逻辑电路7/23/2022 4.集成集成4位二进制异步加法计数器位二进制异步加法计数器74LS290 （1）74LS290的引脚排列。74LS290的引脚排