半导体项目十-数字电子钟的分析与制作课件.ppt

1、项目十数字电子钟的分析与制作 主编知识链接一二进制计数器 按二进制数运算规律进行计数的电路称为二进制计数器。二进制计数器分为同步计数器和异步计数器两种。同步计数器：计数脉冲同时加到所有触发器的时钟信号输入端，使应翻转的触发器同时翻转的计数器，称为同步计数器。异步计数器：计数脉冲只加到部分触发器的时钟脉冲输入端上，而其他触发器的触发信号则由电路内部提供，应翻转的触发器状态更新有先有后的计数器，称为异步计数器。一、同步二进制计数器1.同步二进制加法计数器1)所有触发器的时钟控制端均由计数脉冲CP输入，CP的每一个触发沿都会使所有的触发器状态更新。2)应控制触发器的输入端，可将触发器接成T触发器。下

2、面以由JK触发器构成的4位同步二进制加法计数器为例进行讲述。(1)电路组成4位同步二进制加法计数器如图10-1所示。图10-14位同步二进制加法计数器一、同步二进制计数器(2)工作原理当低位为全1时，再加1，则低位向高位进位。驱动方程为一、同步二进制计数器(3)计数器的状态转换表见表10-1。表10 14位二进制加法计数器的状态转换表一、同步二进制计数器(4)时序图如图10-2所示。(5)状态转换图如图10-3所示。图10-24位同步二进制加法计数器的时序图图10-34位同步二进制加法计数器的状态转换图一、同步二进制计数器2.同步二进制减法计数器(1)设计思想1)所有触发器的时钟控制端均由计数

3、脉冲CP输入，CP的每一个触发沿都会使所有的触发器状态更新。2)应控制触发器的输入端，可将触发器接成T触发器。一、同步二进制计数器(2)触发器的翻转条件当低位触发器的Q端全1时，再减1，则低位向高位借位。二、异步二进制计数器1.异步二进制加法计数器必须满足二进制加法原则：逢二进一(1+1=10，即Q由1变为0时有进位。)1)每输入一个计数脉冲，计数一次(用T触发器)；图10-43位异步二进制加法计数器二、异步二进制计数器(3)计数器的状态转换表见表10-2。表10 23位异步二进制加法计数器状态转换表2)当低位触发器由1变为0时，应输出一个进位信号加到相邻高位触发器的计数输入端。下面以由JK触

4、发器构成的3位异步二进制加法计数器(用CP脉冲下降沿触发)为例进行讲述。(1)电路组成如图10-4所示。(2)工作原理二、异步二进制计数器表10-23位异步二进制加法计数器状态转换表二、异步二进制计数器(4)时序图如图10-5所示。(5)状态转换图如图10-6所示。二、异步二进制计数器1006.TIF(6)结论如果计数器从000状态开始计数，在第八个计数脉冲输入后，计数器又重新回到000状态，完成了一次计数循环。如果计数脉冲CP的频率为f0，那么Q0输出波形的频率为f0/2，Q1输出波形的频率为f0/4，Q2输出波形的频率为f0/8。这说明计数器除具有计数功能外，还具有分频的功能。二、异步二进

5、制计数器2.异步二进制减法计数器 必须满足二进制数的减法运算规则：0-1不够减，应向相邻高位借位，即10-1=1。1)每输入一个计数脉冲，触发器应当翻转一次(用T触发器)；2)当低位触发器由0变为1时，应输出一个借位信号加到相邻高位触发器的计数输入端。图10-73位异步二进制减法计数器二、异步二进制计数器下面以由JK触发器组成的3位异步二进制减法计数器(用CP脉冲下降沿触发)为例进行讲述。(1)电路组成如图10-7所示。(2)计数器的状态转换表见表10-3。表10-33位异步二进制减法计数器状态转换表二、异步二进制计数器(3)时序图如图10-8所示。(4)状态转换图如图10-9所示。一、同步十

6、进制加法计数器1.电路原理同步十进制加法计数器如图10 10所示。图10-10同步十进制加法计数器原理图一、同步十进制加法计数器1)FF0：每来一个时钟脉冲就翻转一次，故J0=1,K0=1。2)FF1：在Q0=1时再来一个时钟脉冲才翻转，但在Q3=1时不得翻转，故J1=Q03，K1=Q0。3)FF2：在Q1=Q0=1时再来一个时钟脉冲才翻转，故J2=Q1Q0,K2=Q1Q0。4)FF3：在Q2=Q1=Q0=1时再来一个时钟脉冲才翻转，当来第十个脉冲时应由1翻转为0，故J3=Q2Q1Q0，K3=Q0。2.状态转换表同步十进制加法计数器的状态转换表见表10 4。一、同步十进制加法计数器表10-4十进制加法计数器的状态转换表一、同步十进制加法计数器3.十进制加法计数器的工作波形图十进制加法计数器的工作波形图如图10 11所示。图10-11十进制加法计数器工作波形二、同步十进制减法计数器1.电路原理选用4个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2、FF3表示。电路如图10 12所示。图10-12同步十进制减法计数器原理图二、同步十进制减法计数器