可编程ASIC应用技术(第一章)课件.ppt

1、1.1 IC1.1 IC基础知识基础知识 1.2 1.2 集成电路中的基本逻辑电路集成电路中的基本逻辑电路 1.3 SoC1.3 SoC技术基本概念技术基本概念 1.4 1.4 信号传输的完整性信号传输的完整性 第第1 1章章 集成电路基础集成电路基础11.1 1.1 集成电路基础集成电路基础 1.1.1 1.1.1 半导体的基本概念半导体的基本概念 1.1.2 1.1.2 集成电路制造工艺集成电路制造工艺 1.1.3 1.1.3 集成电路性能评价集成电路性能评价 21.1.1 1.1.1 半导体的基本概念半导体的基本概念半导体指室温时电导率约半导体指室温时电导率约1010101010104

2、4/cm/cm间的物质，随温度升高电导率按指数上升。间的物质，随温度升高电导率按指数上升。图1-1 本征半导体结构(a)硅晶体的空间排列(b)共价键结构平面1 1、本征半导体、本征半导体能制造半导体能制造半导体器件，纯度应器件，纯度应99.9999999%99.9999999%，物理结构呈单物理结构呈单晶体形态。晶体形态。3 图图1-2 1-2 本征激发和复合的过程本征激发和复合的过程半导体在半导体在0K0K0 0时，没有自由电子。温度升时，没有自由电子。温度升高或受光照时，有价电子挣脱原子核的束缚高或受光照时，有价电子挣脱原子核的束缚成自由电子。这一现象称为成自由电子。这一现象称为本征激发本

3、征激发。自由电子产自由电子产生时，原来的生时，原来的共价键中出现共价键中出现空位，呈现正空位，呈现正电性的这个空电性的这个空位称位称空穴空穴。4图1-3 N型半导体2 2、N N型半导体型半导体本征半导体中掺入五价杂质元素，可形成本征半导体中掺入五价杂质元素，可形成N N型半型半导体导体，在在N N型半导体中自由电子成为多数载流子，空型半导体中自由电子成为多数载流子，空穴是少数载流子穴是少数载流子。五价杂质原子因带正电荷而成为。五价杂质原子因带正电荷而成为正离子正离子。五价杂质原子也称为。五价杂质原子也称为施主杂质施主杂质。53 3、P P型半导体型半导体在本征半导体中掺入三价杂质，形成在本征

4、半导体中掺入三价杂质，形成P P型半导体型半导体，P P型半导体中空穴是多数载流子，电子是少数载流子型半导体中空穴是多数载流子，电子是少数载流子。空穴俘获电子使原子成空穴俘获电子使原子成负离子负离子。三价杂质因而也称。三价杂质因而也称为为受主杂质受主杂质。图1-4 P型半导体6当将当将N N型半导体和型半导体和P P型半导体结合在一起时，由型半导体结合在一起时，由于于N N型半导体和型半导体和P P型半导体之间存在电子和空穴浓度型半导体之间存在电子和空穴浓度差，导致载流子的扩散运动。差，导致载流子的扩散运动。在在P P区靠近区靠近N N区一则，堆集大量电子形成带负电区一则，堆集大量电子形成带负

5、电区域，并阻止区域，并阻止N N区的电子继续向区的电子继续向P P区扩散。在区扩散。在N N区靠近区靠近P P区一则，堆集大量空穴而形成带正电的区域，并阻区一则，堆集大量空穴而形成带正电的区域，并阻止止P P区的空穴继续向区的空穴继续向N N区扩散。区扩散。这两个离子薄层所形这两个离子薄层所形成的带电空间电荷区叫成的带电空间电荷区叫PNPN结。结。图1-5 PN结加正向电压时的导电情况 71.1.2 1.1.2 集成电路制造工艺集成电路制造工艺 集成电路定义：集成电路定义：通过采用一定的工艺，把一个通过采用一定的工艺，把一个电路中所需的晶体管、二极管、电阻、电容和电感电路中所需的晶体管、二极管

6、、电阻、电容和电感等元件及布线互连一起，制作在一小块或几小块半等元件及布线互连一起，制作在一小块或几小块半导体晶片或介质基片上，然后封装，使其成为具有导体晶片或介质基片上，然后封装，使其成为具有所需电路功能的微型结构。所需电路功能的微型结构。晶元生长与切割晶元生长与切割ICIC加工加工晶元探测晶元探测晶元分块晶元分块封装封装封装测试封装测试集成电路的制作集成电路的制作8IC制造就是制造集成电路的过程制造就是制造集成电路的过程沙子沙子（二氧化硅）（二氧化硅）集成电路集成电路（比如（比如CPU）硅锭制作、单晶硅制备、氧化、离子注入等等。硅锭制作、单晶硅制备、氧化、离子注入等等。包括：包括：IC制作

7、是一个真正的点石成制作是一个真正的点石成“金金”的过程的过程硅的晶体结构硅的晶体结构 沙子沙子91 1、便宜：便宜：硅是第二丰富的元素。硅是第二丰富的元素。2 2、氧化硅的天然绝缘性：氧化硅的天然绝缘性：低的电介常数。低的电介常数。3 3、良好的热传导性。良好的热传导性。4 4、容易进行大范围的导电率的调整。容易进行大范围的导电率的调整。5 5、良好的机械强度：良好的机械强度：具有钻石结构。具有钻石结构。6 6、N N型和型和P P型材料器件的良好性能。型材料器件的良好性能。7 7、合理的隔离带：合理的隔离带：低泄漏电流。低泄漏电流。为什么要用硅来制作集成电路为什么要用硅来制作集成电路碳原子构

8、成的蜂窝状二碳原子构成的蜂窝状二维晶体，这种碳材料的维晶体，这种碳材料的开关速度比硅快十倍开关速度比硅快十倍 硅晶体硅晶体 硅的晶体结构硅的晶体结构 101 1、晶圆的生产过程、晶圆的生产过程图图1-6 1-6 晶圆的生产过程晶圆的生产过程制备单晶硅有两种方法：制备单晶硅有两种方法：悬浮区熔法悬浮区熔法 直拉法直拉法单晶硅绝大部分采用单晶硅绝大部分采用 晶圆的生产过程：从一个装有融化硅晶圆的生产过程：从一个装有融化硅的容器中，慢慢转动并提起一个小的的容器中，慢慢转动并提起一个小的硅晶体产生圆柱形硅晶体，这个过程硅晶体产生圆柱形硅晶体，这个过程叫叫生长。生长。用钻石锯切割圆柱体成许多用钻石锯切割

9、圆柱体成许多的的单个晶元片单个晶元片，这个过程叫，这个过程叫切片。切片。晶圆指的是制作半导体晶圆指的是制作半导体ICIC所用的硅晶片。所用的硅晶片。晶圆面积超过晶圆面积超过600mm600mm2 2 112 2、MOSMOS晶体管的制作过程晶体管的制作过程图图1-7 MOS1-7 MOS晶体管的制作晶体管的制作将杂质掺入到本征硅基中获得将杂质掺入到本征硅基中获得P P或或N N型晶元基底材料。型晶元基底材料。在在P P型晶元中的型晶元中的设定区域添加设定区域添加N N型型杂质产生杂质产生N N型井型井的的局部局部N N型区形成型区形成PMOSPMOS晶体管晶体管。在在N N型晶元中的型晶元中的

10、设定区域添加设定区域添加P P型型杂质产生杂质产生P P型井型井的的局部局部P P型区形成型区形成NMOSNMOS晶体管晶体管。加上反向偏置形成反向加上反向偏置形成反向PNPN结结 12井：局部基底井：局部基底芯片制造商可选择制作芯片制造商可选择制作n n型晶元或者型晶元或者p p型晶元。型晶元。p p型晶元中需要添加一个型晶元中需要添加一个n n型井来形成型井来形成PMOSPMOS晶体管。晶体管。n n型晶元中需要添加一个型晶元中需要添加一个p p型井来形成型井来形成NMOSNMOS晶体管。晶体管。p-p-n+n+n+n+p+p+p+p+多晶硅多晶硅p型基板型基板n n型井型井PMOSPMO

11、S晶体管晶体管二氧化硅二氧化硅铝铝NMOSNMOS晶体管晶体管13p-p-n+n+n+n+p+p+p+p+多晶硅多晶硅p型基板型基板n n型井型井PMOSPMOS晶体管晶体管井井与供电电源与供电电源的连接的连接井必需与供电电源相接，以保持硅二极管处于反偏。井必需与供电电源相接，以保持硅二极管处于反偏。N N井与井与VDDVDD相接。相接。P P井与井与GNDGND相接。相接。VDD铝铝二氧化硅二氧化硅NMOSNMOS晶体管晶体管143 3、集成电路的制作过程、集成电路的制作过程图图1-8 IC1-8 IC制做的布局图制做的布局图使用照像平版技术将设计图使用照像平版技术将设计图像转移到晶元上；像

12、转移到晶元上；使用该图像为引导，在硅上使用该图像为引导，在硅上创建所需层；创建所需层；使用离子灌注形成扩散层；使用离子灌注形成扩散层；使用化学沉积或生长形成氧使用化学沉积或生长形成氧化物层；化物层；使用化学沉积形成金属层；使用化学沉积形成金属层；生成多晶硅层。生成多晶硅层。15图图1-9 IC1-9 IC制作步骤制作步骤图图1-10 1-10 晶体管制作步骤晶体管制作步骤16集成电路上的内容集成电路上的内容1 1、在集成电路上有形成导线的许多导电层、在集成电路上有形成导线的许多导电层多层导线，金属层可达多层导线，金属层可达9 9层。这些金属导线有层。这些金属导线有电阻、电容特征。电阻、电容特征

13、。2、晶体管、晶体管这些晶体管可看作是受电压控制的开关晶体这些晶体管可看作是受电压控制的开关晶体管由过孔金属线相连。管由过孔金属线相连。17一个一个IC的布局图的布局图源源/漏区漏区p型基板型基板氧化区氧化区氧化氧化区区栅极栅极氧化氧化区区晶体管内部结构图晶体管内部结构图钨钨硅锗硅锗深沟槽隔离深沟槽隔离去除氧化去除氧化电介质电介质铜铜 浅沟隔离浅沟隔离基板基板NMOS内部结构图内部结构图CPU内部结构图内部结构图18布局图的另一个例子布局图的另一个例子厚度厚度4nm、栅长、栅长6nm的金属氧化物的金属氧化物场效应晶体管，这场效应晶体管，这是目前世界上能够是目前世界上能够实际运行的实际运行的“最

14、小最小”的的MOSFET。接触 多晶硅 1 1埃埃=0.1=0.1纳米纳米19晶元生产晶元生产1 1、圆柱形硅晶体生产，它是从一、圆柱形硅晶体生产，它是从一个装有融化硅的容器中，慢慢转动并个装有融化硅的容器中，慢慢转动并提起一个小的硅晶体。提起一个小的硅晶体。2 2、用钻石锯切割圆柱体成许多的、用钻石锯切割圆柱体成许多的单个晶元片。单个晶元片。3 3、生长较大的晶元片更贵，但、生长较大的晶元片更贵，但ICIC产品更便宜。产品更便宜。生长越久，硅柱越粗生长越久，硅柱越粗 对相同的对相同的ICIC生产资源而言，可生产资源而言，可生产的芯片越多。生产的芯片越多。硅锭切割：横向切割成硅锭切割：横向切割

15、成圆形的单个硅片，即晶圆形的单个硅片，即晶圆圆(Wafer)。Intel Larrabee芯片晶圆面积超过芯片晶圆面积超过600mm2，带宽将达，带宽将达256GB/s 20晶元检测晶元检测 对晶元表面每个单个硬模进行测试，对坏的硬模作对晶元表面每个单个硬模进行测试，对坏的硬模作出坏硬模标记。这个工作也称晶元测试或晶元拣选。出坏硬模标记。这个工作也称晶元测试或晶元拣选。将一套精确的尖针放在该硬模指定的探针焊盘上。将一套精确的尖针放在该硬模指定的探针焊盘上。将探查系统与一个自动测试设备相连，该设备控制将探查系统与一个自动测试设备相连，该设备控制探测的电压和电流。探测的电压和电流。自动测试设备驱动

16、测试信号到输入焊盘自动测试设备驱动测试信号到输入焊盘,并与输出并与输出焊盘的信号进行比较。焊盘的信号进行比较。21晶元检测晶元检测 22晶元到大规模集成电路晶元到大规模集成电路17.2亿晶体管规模的安腾亿晶体管规模的安腾2 在在90纳米上纳米上英特尔英特尔45纳米纳米SRAM测试晶圆测试晶圆 英特尔英特尔45纳米晶圆局部放大细节图纳米晶圆局部放大细节图 234 4、晶元的切块与封装、晶元的切块与封装图1-12 1-12 晶圆的切块与封装晶圆的切块与封装晶元晶元(Wafer)(Wafer)硬模硬模(Die)(Die)切块切块封装封装 检测和标记检测和标记 241.1.3 1.1.3 集成电路性能

17、评价集成电路性能评价 成本成本可靠性可靠性可测量性可测量性速度速度功耗功耗能力能力 集成电路性能评价指标集成电路性能评价指标 图图1-13 1-13 缺陷的影响缺陷的影响硬模产量每晶圆上硬模数晶圆成本硬模成本1 1、成本指标、成本指标252 2、集成电路可靠性指标、集成电路可靠性指标可靠性指标反映的是电路抗噪声的能力。可靠性指标反映的是电路抗噪声的能力。只要噪声不超只要噪声不超过噪声余量，过噪声余量，噪噪声声min(NMHmin(NMH，NML)NML)，门电路输门电路输出正确逻辑。出正确逻辑。高电平噪声余高电平噪声余量：量：NMH=VNMH=VOHOH-V-VIHIH低电平噪声余低电平噪声余

18、量：量：NML=VNML=VILIL-V-VOLOL26用正反馈双稳态减小亚稳态用正反馈双稳态减小亚稳态图图1-14 1-14 噪声对电路正确翻转的影响噪声对电路正确翻转的影响稳定工作点稳定工作点 亚稳态工作点亚稳态工作点 27集成电路抗噪能力更能反映其抑制噪声源的能力集成电路抗噪能力更能反映其抑制噪声源的能力 图图1-15 1-15 用正反馈双稳态减小亚稳态用正反馈双稳态减小亚稳态正反馈门双稳态电路减小亚正反馈门双稳态电路减小亚稳态稳态抑制噪声抑制噪声过程：过程：dVdVO2O2=V=Vi1i1DVDV0101=V Vi2i2EVEVO2O2AA。差分输入和差分输出差分输入和差分输出抑抑制噪

19、声：制噪声：电磁感应耦合电磁感应耦合到放大器差分输入和输到放大器差分输入和输出两根线上的噪声信号出两根线上的噪声信号电压差为零电压差为零.图图1-161-16加在差分电路上噪声加在差分电路上噪声压差为零压差为零V V1 1V V2 2dd28CMOS门有再生特门有再生特性。沿着几级门传性。沿着几级门传播后，噪声将减小播后，噪声将减小再生再生再生特性再生特性293 3、集成电路可测量性指标、集成电路可测量性指标故障覆盖率故障覆盖率面积消耗面积消耗性能影响性能影响测试时间测试时间测试费用测试费用可可测测性性设设计计的的质质量量标标准准边界扫描技术边界扫描技术(JTAG)(JTAG)是各集成是各集成

20、电路制造商支持和遵守的一种电路制造商支持和遵守的一种可测性设计标准，降低了对测可测性设计标准，降低了对测试系统的要求，可实现多层次、试系统的要求，可实现多层次、全面的测试，但需要超出全面的测试，但需要超出7 7的附加芯片面积，增加了连线的附加芯片面积，增加了连线数目，工作速度有所下降。数目，工作速度有所下降。304 4、集成电路的速度与功耗指标、集成电路的速度与功耗指标 工作电压工作电压时钟频率时钟频率温度极限温度极限内部结构内部结构工艺工艺集集成成电电路路的的工工作作速速度度受影响受影响集集成成电电路路的的功功耗耗静态功耗静态功耗动态功耗动态功耗315 5、集成电路的能力指标、集成电路的能力

21、指标MOSMOS管数管数资源丰富度资源丰富度 集集成成电电路路的的能能力力受影响受影响能放置芯片引脚的能放置芯片引脚的面积十分有限，芯面积十分有限，芯片引脚封装类型不片引脚封装类型不断改变。可分为：断改变。可分为：直插式封装直插式封装贴片式封装贴片式封装BGABGA封装等类型封装等类型集成电路工艺已能在一个芯片上集成集成电路工艺已能在一个芯片上集成6868亿个晶体管亿个晶体管 芯片引脚数已达到芯片引脚数已达到12001200个个 321.2 1.2 集成电路中的基本逻辑电路集成电路中的基本逻辑电路 1.2.1 MOS1.2.1 MOS晶体管的工作原理晶体管的工作原理 1.2.2 1.2.2 数

22、字集成电路中基本元件数字集成电路中基本元件331.2.1 MOS1.2.1 MOS晶体管的工作原理晶体管的工作原理 CMOSCMOS是指由互补的是指由互补的MOSMOS管组成的电路。管组成的电路。NMOSNMOSPMOSPMOSMOSMOS器件器件低功耗低功耗高可靠性高可靠性CMOSCMOS优点优点34指由指由p p型衬底和两个高浓度型衬底和两个高浓度n+n+扩散区构成的扩散区构成的n n沟道沟道MOSMOS管。管。NMOSNMOS管导通时在两个高浓度管导通时在两个高浓度n+n+扩散区间形成扩散区间形成n n型导电沟型导电沟道，两个道，两个n+n+区分别叫做源极和漏极，两块源漏掺杂区之区分别叫

23、做源极和漏极，两块源漏掺杂区之间的距离称为沟道长度间的距离称为沟道长度L L，而垂直于沟道长度的有效源，而垂直于沟道长度的有效源漏区尺寸称为沟道宽度漏区尺寸称为沟道宽度W W。器件源漏完全对称，应用中。器件源漏完全对称，应用中根据源漏电流的流向才能最后确认具体的源极和漏极。根据源漏电流的流向才能最后确认具体的源极和漏极。NMOSNMOS管管沟道长度沟道长度L L沟道宽度沟道宽度W W源极和漏极源极和漏极p p型衬底型衬底35NMOSNMOS管管n n沟道增强型沟道增强型MOSMOS管管n n沟道耗尽型沟道耗尽型MOSMOS管管必须在栅极上施加必须在栅极上施加正正向偏压向偏压，且只有栅源，且只有

24、栅源电压大于阈值电压时电压大于阈值电压时才有导电沟道产生才有导电沟道产生p p型衬底表面不加栅压型衬底表面不加栅压（栅源电压为零）就已存（栅源电压为零）就已存在在n n型反型层沟道，加上型反型层沟道，加上适当的偏压，可使沟道的适当的偏压，可使沟道的电阻增大或减小电阻增大或减小36指由指由n n型衬底和两个高浓度型衬底和两个高浓度p+p+扩散区构成的扩散区构成的p p沟道沟道MOSMOS管。管。PMOSPMOS管导通时在两个高浓度管导通时在两个高浓度p+p+扩散区间形成扩散区间形成p p型导电沟型导电沟道，两个道，两个n+n+区分别叫做源极和漏极区分别叫做源极和漏极.PMOSPMOS管管沟道长度

25、沟道长度L L沟道宽度沟道宽度W W源极和漏极源极和漏极N N型衬底型衬底37PMOSPMOS管管p p沟道增强型沟道增强型MOSMOS管管p p沟道耗尽型沟道耗尽型MOSMOS管管必须在栅极上施加必须在栅极上施加负负向偏压向偏压，且只有栅源，且只有栅源电压大于阈值电压时电压大于阈值电压时才有导电沟道产生的才有导电沟道产生的p p沟道沟道MOSMOS管管 n n型硅衬底表面不加栅压型硅衬底表面不加栅压就已存在就已存在p p型反型层沟道，型反型层沟道，加上适当的偏压，可使沟加上适当的偏压，可使沟道的电阻增大或减小。道的电阻增大或减小。38NMOSNMOS的工作原理的工作原理 1 1、V Vgsg

26、s对对I Id d及沟道的控制作用及沟道的控制作用 增强型增强型MOSMOS管的漏极管的漏极d d和源极和源极s s之间有两个背靠背的之间有两个背靠背的PNPN结。当结。当栅栅源电压源电压Vgs=0Vgs=0时，不论时，不论VdsVds的极性如何，总有一个的极性如何，总有一个PNPN结处结处于反偏状态，漏于反偏状态，漏源极间没有源极间没有导电沟道，所以这时漏极电流导电沟道，所以这时漏极电流I Id d00。39当当VgsVgs数值较小，吸引数值较小，吸引电子的能力不强时，电子的能力不强时，漏漏源极之间仍无导电源极之间仍无导电沟道出现，如图沟道出现，如图1-17(b)1-17(b)所示。所示。V

27、gsVgs增加时，吸引到增加时，吸引到p p衬底表面层的电子增多。衬底表面层的电子增多。2 2、导电沟道的形成、导电沟道的形成40当当VgsVgs增加到某一数值时，这些电增加到某一数值时，这些电子在栅极附近的子在栅极附近的p p衬底表面便形成衬底表面便形成一个一个n n型薄层，且与两个型薄层，且与两个n+n+区相连区相连通，在漏通，在漏源极间形成源极间形成n n型导电沟型导电沟道，其导电类型与道，其导电类型与p p衬底相反，故衬底相反，故又称为反型层，如图又称为反型层，如图1-17(c)1-17(c)所示。所示。VgsVgs越大，吸引到越大，吸引到P P衬底表面的电子衬底表面的电子就越多，导电

28、沟道越厚，沟道电阻就越多，导电沟道越厚，沟道电阻越小。越小。开始形成沟道时的栅开始形成沟道时的栅源极电压源极电压称为开启电压称为开启电压(阈值电压阈值电压)，用，用VTVT表表示。沟道形成以后，在漏示。沟道形成以后，在漏源极间源极间加上正向电压加上正向电压VdsVds，就有漏极电流，就有漏极电流产生。产生。41PMOSPMOS的工作原理的工作原理 Vgs=0Vgs=0时时Vgs0Vgs0时时Vgs0Vgs0Id0Id0Id042p p沟道沟道MOSMOS管的空穴迁移率低，因而在管的空穴迁移率低，因而在MOSMOS管的几何管的几何尺寸和工作电压绝对值相等的情况下，尺寸和工作电压绝对值相等的情况下

29、，PMOSPMOS管的跨导管的跨导小于小于n n沟道沟道MOSMOS管。管。p p沟道沟道MOSMOS管阈值电压的绝对值一般偏高，要求有较管阈值电压的绝对值一般偏高，要求有较高的工作电压。它的供电电源的电压大小和极性，与高的工作电压。它的供电电源的电压大小和极性，与双极型晶体管逻辑电路不兼容。双极型晶体管逻辑电路不兼容。PMOSPMOS因逻辑摆幅大，充放电过程长，加之器件跨导因逻辑摆幅大，充放电过程长，加之器件跨导小，所以工作速度更低，在小，所以工作速度更低，在NMOSNMOS电路出现之后，多数电路出现之后，多数已为已为NMOSNMOS电路所取代。电路所取代。因因PMOSPMOS电路工艺简单，

30、价格便宜，有些中规模和小电路工艺简单，价格便宜，有些中规模和小规模数字控制电路仍采用规模数字控制电路仍采用PMOSPMOS电路技术。电路技术。PMOSPMOS与与NMOSNMOS比较比较结论结论431.2.2 1.2.2 数字集成电路中基本元件数字集成电路中基本元件 1 1、用、用MOSMOS晶体管做模拟开关晶体管做模拟开关MOSMOS管在导通时的沟道电阻低，而截止时的沟道电阻近管在导通时的沟道电阻低，而截止时的沟道电阻近乎无穷大，所以适合作为模拟信号的开关。乎无穷大，所以适合作为模拟信号的开关。图图1-181-18用用NMOSNMOS和和PMOSPMOS做模拟开关做模拟开关对对NMOSNMO

31、S开关而言，电压最负的一端就是源极，开关而言，电压最负的一端就是源极，PMOSPMOS则正好相反，电压最正的一端为源极。则正好相反，电压最正的一端为源极。442 2、用、用MOSMOS开关实现逻辑开关实现逻辑通通、断断功能功能用用MOSMOS晶体管做成的模拟开关，由于导通电阻受输晶体管做成的模拟开关，由于导通电阻受输入的正、负信号幅值的影响，因此不是理想的模拟入的正、负信号幅值的影响，因此不是理想的模拟开关。开关。若将若将MOSMOS开关用做数字电路时，由于数字逻辑只有开关用做数字电路时，由于数字逻辑只有00、11两个值，只要能进行两个值，只要能进行00、11数数字翻转，就能正确的实现数字逻辑

32、功能。字翻转，就能正确的实现数字逻辑功能。用用MOSMOS晶体管完成数字逻辑电路功能的一般使用规晶体管完成数字逻辑电路功能的一般使用规则：则：用用NMOSNMOS开关传递逻辑开关传递逻辑0 0 用用PMOSPMOS开关传递逻辑开关传递逻辑1145图图1-191-19 MOSMOS开关的特性开关的特性463 3、用、用MOSMOS开关实现逻辑开关实现逻辑与与、或或功能功能MOSMOS逻辑开关电路的结构决定了不同的逻辑功能：逻辑开关电路的结构决定了不同的逻辑功能：并行连接的开关可构成并行连接的开关可构成或或逻辑功能逻辑功能串行连接的开关可构成串行连接的开关可构成与与逻辑功能逻辑功能图图1-201-

33、20 MOSMOS逻辑开关电路逻辑开关电路474 4、用、用CMOSCMOS组合门实现逻辑功能组合门实现逻辑功能如图如图1 12121所示为双所示为双MOSMOS开关网络，其中开关网络，其中PUNPUN（Pull up switch networkPull up switch network）为上拉开关，只能用）为上拉开关，只能用PMOSPMOS开关；开关；PDNPDN（Pull down switch networkPull down switch network）为下）为下拉开关，只能用拉开关，只能用NMOSNMOS开关。开关。输出端输出端总输出端总输出端F F受输入信号控制受输入信号控制

34、通过通过PDNPDN与电源地相接与电源地相接通过通过PUNPUN与电源正相接与电源正相接双双MOSMOS开关网络开关网络48CMOSCMOS门电路的特点门电路的特点 输入阻抗为输入阻抗为，输出负载只有电容，输出负载只有电容C CL L，输出电容能被，输出电容能被充电充电/放电到放电到VddVdd或或GNDGND。CMOSCMOS门电路的门电路的功率损耗主要来源于信号从低到高切换功率损耗主要来源于信号从低到高切换。动态功耗是由于对传输线路分布电容动态功耗是由于对传输线路分布电容C CL L充电引起的。充电引起的。并引起信号的传输时延。并引起信号的传输时延。P=P=0101 C CL L V Vd

35、ddd2 2 f fclkclk图图1-22 1-22 双双MOSMOS开关电路的等效电路和时延开关电路的等效电路和时延D=0.69RD=0.69ReqeqC CL L 49图图1-241-24 CMOSCMOS门电路举例门电路举例CMOSCMOS门电路举例门电路举例 505 5、用、用CMOSCMOS组合门实现锁存器功能组合门实现锁存器功能InCLKQCLKQ(a)(a)反向锁存器反向锁存器当当CLK=0CLK=0时对输入是关闭，输出信号为锁存的时对输入是关闭，输出信号为锁存的过去信号；过去信号；当当CLK=1CLK=1时对输入开放，输出信号为时对输入开放，输出信号为CLKCLK为高为高电平

36、时的输入信号；电平时的输入信号；CLKCLK为低电平时输出锁存信号。为低电平时输出锁存信号。反向锁存器反向锁存器51InCLKQCLKQ(b)(b)正向锁存器正向锁存器当当CLK=1CLK=1时对输入是关闭，输出信号为锁存的时对输入是关闭，输出信号为锁存的过去信号；过去信号；当当CLK=0CLK=0时对输入开放，输出信号为时对输入开放，输出信号为CLKCLK为低为低电平时的输入信号；电平时的输入信号；由于由于CLKCLK为高电平时输出锁存信号。为高电平时输出锁存信号。正向锁存器正向锁存器52伪静态锁存器伪静态锁存器双稳态锁存器双稳态锁存器0通过通过1通过通过CLK高电平高电平输入数据输入数据低

37、电平锁存低电平锁存CLK高电平高电平输入数据输入数据低电平锁存低电平锁存53基于复用器的双稳态锁存器基于复用器的双稳态锁存器CLK高电平高电平输入数据输入数据低电平锁存低电平锁存CLK低电平接低电平接通形成反馈通形成反馈高电平断开输高电平断开输入数据入数据InCLKQCLKQ54其它结构其它结构CLK高电平高电平输入数据输入数据低电平锁存低电平锁存CLK低电平接通低电平接通形成反馈，高电形成反馈，高电平断开输入数据平断开输入数据InCLKQCLKQ55主从结构锁存器主从结构锁存器 工作原理：工作原理：当当CLKCLK为低时，主锁存器输入信号，从锁存为低时，主锁存器输入信号，从锁存器对输入信号关

38、闭，输出过去从锁存器锁存的信号；器对输入信号关闭，输出过去从锁存器锁存的信号；当当CLKCLK为高时，主锁存器对输入信号关闭，输入信号不为高时，主锁存器对输入信号关闭，输入信号不能进入主锁存器，而从锁存器对来自主锁存器的输出能进入主锁存器，而从锁存器对来自主锁存器的输出信号接通，从锁存器输出主锁存过去锁存的信号。信号接通，从锁存器输出主锁存过去锁存的信号。(b)(b)主从结构锁存器的实现主从结构锁存器的实现图图1 12727主从结构的锁存器主从结构的锁存器(a)(a)主从结构锁存器与信号传输主从结构锁存器与信号传输反向锁存器反向锁存器正向锁存器正向锁存器561.3 1.3 SoCSoC技术基本

39、概念技术基本概念 1.3.1 VLSI1.3.1 VLSI设计的抽象等级设计的抽象等级 1.3.2 SOC1.3.2 SOC设计技术设计技术 1.3.2 IP1.3.2 IP核的概念核的概念 57芯片复杂性的不断增加芯片复杂性的不断增加 系统功能越来越复杂系统功能越来越复杂难以依靠单个人难以依靠单个人的努力来完成的努力来完成 若干层级若干层级若干固定的功能模块若干固定的功能模块 系统系统分成分成片上系统（片上系统（System on a ChipSystem on a Chip，SoCSoC）设计思想的产生）设计思想的产生问题的提出问题的提出581.3.1 VLSI1.3.1 VLSI设计的抽

40、象等级设计的抽象等级 系统级系统级寄存器传输级寄存器传输级门级门级开关级开关级电路级电路级物理级物理级对一个数字集成电路的设计对一个数字集成电路的设计分分级级设设计计的的思思想想 591 1、系统级设计、系统级设计例如可以使用类似下面的算法进行仿真：例如可以使用类似下面的算法进行仿真：for(i=0;i 5;i+)for(i=0;i 5;i+)for(j=0;j SAMPLE_SIZE;j+)for(j=0;j SAMPLE_SIZE;j+)for(k=0;k DATA_POINT;k+)for(k=0;k DATA_POINT;k+)if(i!=3)data_array i j k if(i

41、!=3)data_array i j k =(data k%20 3);=(data k%20 3);else data_array i j k else data_array i j k =(data k%20 4);=(data k%20 4);系统级设计主要完成对集成电路的系统级设计主要完成对集成电路的功能、性能、功能、性能、面积的规范面积的规范，通过仿真来验证设计内容。通过仿真来验证设计内容。602 2、寄存器传输级设计、寄存器传输级设计寄存器传输级寄存器传输级（Register Register transfer leveltransfer level，RTLRTL）：利用从一个寄存

42、器到另一个利用从一个寄存器到另一个寄存器的数据转移，模拟电路寄存器的数据转移，模拟电路的行为。的行为。这种设计在这种设计在VHDLVHDL和和VerilogVerilog硬件描述语言设计中，通过采硬件描述语言设计中，通过采用寄存器用寄存器/存储器和组合逻辑存储器和组合逻辑来描述电路。来描述电路。在这一级的设计中，所设计在这一级的设计中，所设计的模块通常与时钟有关。的模块通常与时钟有关。图图1 12828寄存器传输级设计寄存器传输级设计613 3、门级设计、门级设计门级设计：门级设计：利用网表或门和利用网表或门和IPsIPs电路电路连接原理图描述设计对连接原理图描述设计对象象，所设计模块的基本所

43、设计模块的基本元件为门电路。元件为门电路。在门级设计中，对功率在门级设计中，对功率的估计和延时的计算比的估计和延时的计算比RTLRTL更精确。这一级设计更精确。这一级设计中不包含电线长度的信中不包含电线长度的信息。息。图图1 12929门级设计门级设计624 4、开关级设计、开关级设计开关级设计开关级设计：采用数字设计的开关采用数字设计的开关网络表示设计对象，网络表示设计对象，所设计的模块使用晶所设计的模块使用晶体管体管(开关开关)作为基本作为基本元件。元件。每个开关有开或关两每个开关有开或关两种状态，可实现布尔种状态，可实现布尔逻辑函数。逻辑函数。图图1 13030开关级设计开关级设计635

44、 5、电路级设计、电路级设计电路级即晶体管级：电路级即晶体管级：该级设计采用网表该级设计采用网表或晶体管、电阻、或晶体管、电阻、电容、感应系数和电容、感应系数和半导体宏模块等为半导体宏模块等为系统基本成份。系统基本成份。更关心的是电路的更关心的是电路的模拟行为。模拟行为。图图1 13131电路级设计电路级设计646 6、物理级、物理级物理级也称为布局级：物理级也称为布局级：该级设计晶体管和内该级设计晶体管和内部互连导线的布局图，部互连导线的布局图，反映实际电路的布局，反映实际电路的布局，包括几何信息，不能包括几何信息，不能直接仿真。直接仿真。物理级模块的行为可物理级模块的行为可通过从布局中提取

45、的通过从布局中提取的电路来推演，该级可电路来推演，该级可获得最准确的功率估获得最准确的功率估计和延时计算。计和延时计算。图图1 13232物理级设计物理级设计65自顶向下的设计思路自顶向下的设计思路 用于用于ASICASIC设计其特点设计其特点是在是在RTLRTL级由手工完成，级由手工完成，此后，此后，EDAEDA工具转换这工具转换这些设计到门级网表和些设计到门级网表和物理布局图。晶体管物理布局图。晶体管级知识仍然需要用于级知识仍然需要用于标准单元库设计、标准单元库设计、IPIP设计设计(如加法器、乘法如加法器、乘法器、器、ALUALU等等)、约束设、约束设置、置、EDAEDA工具开发。工具开

46、发。（b b）VLSIVLSI设计流程设计流程(自顶向下自顶向下)66自底向上的设计思路自底向上的设计思路 用于全客户化芯片设计中，用于全客户化芯片设计中，这种设计包括对这种设计包括对CPUCPU、存、存储器、储器、ALUALU、逻辑门等的、逻辑门等的设计。其特点是设计周期设计。其特点是设计周期长，但有较高的系统性能，长，但有较高的系统性能，大部分设计大部分设计/分析分析/优化由优化由人工在晶体管级完成，人工在晶体管级完成，EDA(ElectronicEDA(Electronic Design Design Automation)Automation)工具主要用工具主要用于验证与分析阶段。于验

47、证与分析阶段。（a a）VLSIVLSI设计流程设计流程(自底向上自底向上)671.3.2 SOC1.3.2 SOC设计技术设计技术 系统系统高速度高速度低功耗低功耗低电压低电压多媒体多媒体网络化网络化移动化移动化传统集成电路传统集成电路设计技术已无设计技术已无法满足性能整法满足性能整机系统要求。机系统要求。对电路的要求对电路的要求ICIC设计与工艺技术水平的提高设计与工艺技术水平的提高集成电路规模越来越大集成电路规模越来越大复杂程度越来越高复杂程度越来越高可将整个系统集成为一个芯片可将整个系统集成为一个芯片将整个系统将整个系统集成在一片集成在一片微电子芯片微电子芯片上的片上系上的片上系统统S

48、oCSoC概念。概念。出现出现681 1、SoCSoC的一般概念的一般概念SoCSoC上集成了大量软件和硬知识产权上集成了大量软件和硬知识产权(Intellectual Property(Intellectual Property，IP)IP)，从而能，从而能方便地将一个系统做在一个集成电路上。方便地将一个系统做在一个集成电路上。SoCSoC指一种专门开发的专用集成电路指一种专门开发的专用集成电路(Application Specific Integrated Circuit(Application Specific Integrated Circuit，ASIC)ASIC)，目的是在一块芯片

49、中集成大部分功，目的是在一块芯片中集成大部分功能，用以满足给定的应用要求，从而在价能，用以满足给定的应用要求，从而在价格、性能和可靠性上获利。格、性能和可靠性上获利。SoCSoC是一块复杂和完善的芯片，其内部构成是一块复杂和完善的芯片，其内部构成了完整的系统或子系统。了完整的系统或子系统。69SoCSoC具有应用的多样化，可用于消费电子产品、通信、具有应用的多样化，可用于消费电子产品、通信、网络等。许多网络等。许多SoCSoC有上千万个门电路并有在片处理器。有上千万个门电路并有在片处理器。SoCSoC通常集成有通常集成有嵌入式处理器嵌入式处理器存储器存储器I/OI/O设备设备传感器传感器内部互

50、相连络网络内部互相连络网络ASICASIC逻辑。逻辑。70典型的典型的SOCSOC结构结构71SoCSoC技术设计过程技术设计过程功能设计阶段功能设计阶段IPIP综合阶段综合阶段功能仿真阶段功能仿真阶段电路仿真阶段和测试阶段电路仿真阶段和测试阶段芯片的软件设计与硬件设计同步进行芯片的软件设计与硬件设计同步进行各模块的综合与验证同步进行各模块的综合与验证同步进行在综合阶段考虑芯片的布局布线在综合阶段考虑芯片的布局布线没有可用的硬模块或软宏模块才重新设计模块没有可用的硬模块或软宏模块才重新设计模块设计系统时尽量利用现有的已通过验证的模块设计系统时尽量利用现有的已通过验证的模块SOCSOC芯片芯片设