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1、2022-8-251第二讲第二讲FPGA/CPLD基本结构及原理基本结构及原理信息与通信学院：谢跃雷信息与通信学院：谢跃雷2022-8-252 从电路设计者来说，可将设计好的电路从电路设计者来说，可将设计好的电路“写入写入”芯芯片片(PLD母片），使之成为专用集成电路；有些母片），使之成为专用集成电路；有些PLD可以可以多次多次“编程（逻辑重构）编程（逻辑重构）”，这就特别适合新产品试制，这就特别适合新产品试制或小批量生产。或小批量生产。PLD的编程技术有下列几种工艺。的编程技术有下列几种工艺。一、一、PLD的编程技术的编程技术如何如何“编程编程”？2022-8-253 熔丝编程技术熔丝编程技

2、术是用熔丝作为开关元件，这些开关元件平是用熔丝作为开关元件，这些开关元件平时（在未编程时）处于连通状态，加电编程时，在不需时（在未编程时）处于连通状态，加电编程时，在不需要连接处将熔丝熔断，保留在器件内的熔丝模式决定相要连接处将熔丝熔断，保留在器件内的熔丝模式决定相应器件的逻辑功能。应器件的逻辑功能。反熔丝编程技术反熔丝编程技术也称熔通编程技术，这类器件是用逆熔也称熔通编程技术，这类器件是用逆熔丝作为开关元件。这些开关元件在未编程时处于开路状丝作为开关元件。这些开关元件在未编程时处于开路状态，编程时，在需要连接处的逆熔丝开关元件两端加上态，编程时，在需要连接处的逆熔丝开关元件两端加上编程电压，

3、逆熔丝将由高阻抗变为低阻抗，实现两点间编程电压，逆熔丝将由高阻抗变为低阻抗，实现两点间的连接，编程后器件内的反熔丝模式决定了相应器件的的连接，编程后器件内的反熔丝模式决定了相应器件的逻辑功能。逻辑功能。（1）熔丝）熔丝(Fuse)和反熔丝和反熔丝(Anti-fuse)编程技术编程技术2022-8-254熔丝结构熔丝结构2022-8-255反熔丝结构示意反熔丝结构示意Actel的FPGA器件n体积小，集成度高，速度高，易加密，抗干扰，耐高温n只能一次编程，在设计初期阶段不灵活2022-8-256（2）浮栅型电可写紫外线擦除编程技术）浮栅型电可写紫外线擦除编程技术 浮栅管相当于一个电子开关，如浮栅

4、管相当于一个电子开关，如N沟浮栅管，当浮沟浮栅管，当浮栅中没有注入电子时，浮栅管导通；当浮栅中注入电子栅中没有注入电子时，浮栅管导通；当浮栅中注入电子后，浮栅管截止。浮栅管的浮栅在原始状态没有电子，后，浮栅管截止。浮栅管的浮栅在原始状态没有电子，如果把源极和衬底接地，且在源如果把源极和衬底接地，且在源-漏极间加电压脉冲产漏极间加电压脉冲产生足够强的电场，使电子加速跃入浮栅中，则使浮栅带生足够强的电场，使电子加速跃入浮栅中，则使浮栅带上负电荷，电压脉冲消除后，浮栅上的电子可以长期保上负电荷，电压脉冲消除后，浮栅上的电子可以长期保留；当浮栅管受到紫外光照射时，浮栅上的电子将流向留；当浮栅管受到紫外

5、光照射时，浮栅上的电子将流向衬底，擦除所记忆的信息，而为重新编程做好准备。衬底，擦除所记忆的信息，而为重新编程做好准备。2022-8-257浮栅型紫外线擦除熔丝结构浮栅型紫外线擦除熔丝结构n nn n+S SD DG1G1G2G2SiOSiO2 2早期早期PROM器件器件采用此工艺采用此工艺n可反复编程可反复编程n不用每次上电重新不用每次上电重新下载，但相对速度下载，但相对速度慢，功耗较大慢，功耗较大2022-8-258（3）浮栅型电可写电擦除编程技（）浮栅型电可写电擦除编程技（E2PROM）此类器件在此类器件在CMOS管的浮栅与漏极间有一薄氧化层管的浮栅与漏极间有一薄氧化层区，其厚度为区，其

6、厚度为10m15m，可产生隧道效应。编程，可产生隧道效应。编程（写入）时，（写入）时，漏极接地，栅极加漏极接地，栅极加20V的脉冲电压的脉冲电压，衬底，衬底中的电子将通过隧道效应进入浮栅，浮栅管正常工作时中的电子将通过隧道效应进入浮栅，浮栅管正常工作时处于截止状态，脉冲消除后，浮栅上的电子可以长期保处于截止状态，脉冲消除后，浮栅上的电子可以长期保留；若将其留；若将其控制栅极接地，漏极加控制栅极接地，漏极加20V的脉冲电压的脉冲电压，浮，浮栅上的电子又将通过隧道效应返回衬底，则使该管正常栅上的电子又将通过隧道效应返回衬底，则使该管正常工作时处于导通状态，达到对该管擦除的目的。工作时处于导通状态，

7、达到对该管擦除的目的。编程和编程和擦除都是通过在漏极和控制栅极上加入一定幅度和极性擦除都是通过在漏极和控制栅极上加入一定幅度和极性的电脉冲来实现，可由用户在的电脉冲来实现，可由用户在“现场现场”用编程器来完成。用编程器来完成。2022-8-259浮栅型电可擦除熔丝结构浮栅型电可擦除熔丝结构nn+G1G1S SD DG2G2SiOSiO2 2大多数大多数CPLD器器件采用此工艺件采用此工艺n可反复编程可反复编程n不用每次上电重新不用每次上电重新下载，但相对速度下载，但相对速度慢，功耗较大慢，功耗较大2022-8-2510（4）SRAM编程技术编程技术 与浮栅型熔丝结构基本相同。与浮栅型熔丝结构基

8、本相同。SRAM编程技术是编程技术是在在FPGA器件中采用的主要编程工艺之一。器件中采用的主要编程工艺之一。SRAM型的型的FPGA是易失性的，断电后其内部编程数据（构造代码）是易失性的，断电后其内部编程数据（构造代码）将丢失，需在外部配接将丢失，需在外部配接ROM存放存放FPGA的编程数据。的编程数据。n可反复编程，实现系统功能的动态重构可反复编程，实现系统功能的动态重构n每次上电需重新下载，实际应用时需外每次上电需重新下载，实际应用时需外挂挂EEPROM用于保存程序用于保存程序2022-8-2511二、复杂可编程逻辑器件（二、复杂可编程逻辑器件（CPLD）的基本原理）的基本原理 现在一般把

9、所有超过某一集成度（如现在一般把所有超过某一集成度（如1000门以上）门以上）的的PLD器件都称为器件都称为CPLD。CPLD由可编程逻辑的功由可编程逻辑的功能块围绕一个可编程互连矩阵构成。由固定长度的金能块围绕一个可编程互连矩阵构成。由固定长度的金属线实现逻辑单元之间的互连，并增加了属线实现逻辑单元之间的互连，并增加了I/O控制模块控制模块的数量和功能。可以把的数量和功能。可以把CPLD的基本结构看成由的基本结构看成由可编可编程逻辑阵列（程逻辑阵列（LAB）、可编程可编程I/O控制模块和可编程内控制模块和可编程内部连线（部连线（PIA）等三部分组成。）等三部分组成。2022-8-2512LA

10、BLABLABLABLABLABLABLABLABLABLABLABLABLABLABLABI/O控制模块控制模块PIAMAX7123的结构的结构2022-8-25131可编程逻辑阵列（可编程逻辑阵列（LAB）可编程逻辑阵列又若干个可编程逻辑宏单元可编程逻辑阵列又若干个可编程逻辑宏单元（Logic Macro Cell，LMC）组成，）组成，LMC内部主要内部主要包括与阵列、或阵列、可编程触发器和多路选择器包括与阵列、或阵列、可编程触发器和多路选择器等电路，能独立地配置为时序或组合工作方式。等电路，能独立地配置为时序或组合工作方式。2022-8-2514宏单元结构图宏单元结构图1 10 02

11、23 34 45 56 67 78 89 910102022-8-2515CPLD中与、或门的表示方法中与、或门的表示方法AB C DP(乘积项乘积项)ACDP P=A A C C D DAB C DF（或项或项）F=A+B+DABD2022-8-2516（1）乘积项共享结构）乘积项共享结构 在在CPLD的宏单元中，如果输出表达式的与项较的宏单元中，如果输出表达式的与项较多，对应的或门输入端不够用时，可以借助可编程开多，对应的或门输入端不够用时，可以借助可编程开关将同一单元（或其他单元）中的其他或门与之联合关将同一单元（或其他单元）中的其他或门与之联合起来使用，或者在每个宏单元中提供未使用的乘

12、积项起来使用，或者在每个宏单元中提供未使用的乘积项给其他宏单元使用。给其他宏单元使用。2022-8-2517EPM7128E乘积项扩展和并联扩展项的结构图乘积项扩展和并联扩展项的结构图 乘乘积积项项选选择择矩矩阵阵乘乘积积项项选选择择矩矩阵阵来来自自上上一一个个宏宏单单元元P Pr re es se et tC Cl lo oc ck kC Cl le ea ar rP Pr re es se et tC Cl lo oc ck kC Cl le ea ar r宏宏单单元元乘乘积积项项逻逻辑辑宏宏单单元元乘乘积积项项逻逻辑辑到到下下一一个个宏宏单单元元共共享享乘乘积积项项并并联联扩扩展展202

13、2-8-2518（2）多触发器结构）多触发器结构 早期可编程器件的每个输出宏单元（早期可编程器件的每个输出宏单元（OLMC）只有）只有一个触发器，而一个触发器，而CPLD的宏单元内通常含两个或两个以的宏单元内通常含两个或两个以上的触发器，其中只有一个触发器与输出端相连，其余上的触发器，其中只有一个触发器与输出端相连，其余触发器的输出不与输出端相连，但可以通过相应的缓冲触发器的输出不与输出端相连，但可以通过相应的缓冲电路反馈到与阵列，从而与其他触发器一起构成较复杂电路反馈到与阵列，从而与其他触发器一起构成较复杂的时序电路。这些不与输出端相连的内部触发器就称为的时序电路。这些不与输出端相连的内部触

14、发器就称为“隐埋隐埋”触发器。这种结构可以不增加引脚数目，而增触发器。这种结构可以不增加引脚数目，而增加其内部资源。加其内部资源。2022-8-2519 （3）异步时钟）异步时钟 早期可编程器件只能实现同步时序电路，在早期可编程器件只能实现同步时序电路，在CPLD器件中各触发器的时钟可以异步工作，有些器件中各触发器的时钟可以异步工作，有些器件中触发器的时钟还可以通过数据选择器或时钟器件中触发器的时钟还可以通过数据选择器或时钟网络进行选择。此外，网络进行选择。此外，OLMC内触发器的异步清零内触发器的异步清零和异步置位也可以用乘积项进行控制，因而使用更和异步置位也可以用乘积项进行控制，因而使用更

15、加灵活。加灵活。2022-8-25202可编程可编程I/O单元（单元（IOC）CPLD的的I/O单元（单元（Input/Output Cell，IOC），），是内部信号到是内部信号到I/O引脚的接口部分。根据器件和功能引脚的接口部分。根据器件和功能的不同，各种器件的结构也不相同。由于阵列型器的不同，各种器件的结构也不相同。由于阵列型器件通常只有少数几个专用输入端，大部分端口均为件通常只有少数几个专用输入端，大部分端口均为I/O端，而且系统的输入信号通常需要锁存。因此端，而且系统的输入信号通常需要锁存。因此I/O常作为一个独立单元来处理。常作为一个独立单元来处理。2022-8-2521 3可编程

16、内部连线（可编程内部连线（PIA）可编程内部连线的作用是在各逻辑宏单元之间以可编程内部连线的作用是在各逻辑宏单元之间以及逻辑宏单元和及逻辑宏单元和I/O单元之间提供互连网络。各逻辑宏单元之间提供互连网络。各逻辑宏单元通过可编程连线阵列接收来自输入端的信号，并将单元通过可编程连线阵列接收来自输入端的信号，并将宏单元的信号送目的地。这种互连机制有很大的灵活性，宏单元的信号送目的地。这种互连机制有很大的灵活性，它允许在不影响引脚分配的情况下改变内部的设计。它允许在不影响引脚分配的情况下改变内部的设计。2022-8-2522三、现场可编程门阵列（三、现场可编程门阵列（FPGA）的基本原理）的基本原理

17、FPGA出现在出现在20世纪世纪80年代中期，与阵列型年代中期，与阵列型PLD有所不有所不同，同，FPGA由许多独立的可编程逻辑模块组成，用户可以通由许多独立的可编程逻辑模块组成，用户可以通过编程将这些模块连接起来实现不同的设计。过编程将这些模块连接起来实现不同的设计。FPGA具有更具有更高的集成度、更强的逻辑实现能力和更好的设计灵活性。高的集成度、更强的逻辑实现能力和更好的设计灵活性。FPGA器件具有高密度、高速率、系列化、标准化、小器件具有高密度、高速率、系列化、标准化、小型化、多功能、低功耗、低成本，设计灵活方便，可无限次型化、多功能、低功耗、低成本，设计灵活方便，可无限次反复编程，并可

18、现场模拟调试验证等特点。反复编程，并可现场模拟调试验证等特点。2022-8-2523 FPGA由由可编程逻辑块（可编程逻辑块（CLB）、输入、输入/输出模输出模块（块（IOB）及可编程互连资源（）及可编程互连资源（PIR）等三种可编程）等三种可编程电路和一个电路和一个SRAM结构的配置存储单元组成。结构的配置存储单元组成。CLB是是实现逻辑功能的基本单元，它们通常规则地排列成一实现逻辑功能的基本单元，它们通常规则地排列成一个阵列，散布于整个芯片中；可编程输入个阵列，散布于整个芯片中；可编程输入/输出模块输出模块（IOB）主要完成芯片上的逻辑与外部引脚的接口，）主要完成芯片上的逻辑与外部引脚的接

19、口，它通常排列在芯片的四周；可编程互连资源（它通常排列在芯片的四周；可编程互连资源（IR）包）包括各种长度的连线线段和一些可编程连接开关，它们括各种长度的连线线段和一些可编程连接开关，它们将各个将各个CLB之间或之间或CLB与与IOB之间以及之间以及IOB之间连接之间连接起来，构成特定功能的电路。起来，构成特定功能的电路。2022-8-2524FPGA的基本结构图的基本结构图C CL LB BI IR RI IO OB BC CL LB BC CL LB BC CL LB BC CL LB BC CL LB BC CL LB BC CL LB BC CL LB BI IO OB BI IO O

20、B BI IO OB BI IO OB BI IO OB BI IO OB BI IO OB BI IO OB BI IO OB BI IO OB BI IO OB BI IR RI IR RI IR RI IR RI IR RI IR RI IR RI IR RI IR RI IR RI IR RI IR RI IR RI IR RI IR R2022-8-25251可编程逻辑块（可编程逻辑块（CLB）CLB主要由逻辑函数发生器、触发器、数据选择器等电路组主要由逻辑函数发生器、触发器、数据选择器等电路组成。成。逻辑函数发生器主要由查找表逻辑函数发生器主要由查找表LUT(look up tab

21、le)构成构成0000010100000101161RAM输入A输入B输入C输入D查找表输出多路选择器查找表LUT输入1输入2输入3输入4输出函数发生器基于查找函数发生器基于查找表单元：表单元：2022-8-2526 3可编程互连资源（可编程互连资源（PIR）PIR由许多金属线段构成，这些金属线段带有可编由许多金属线段构成，这些金属线段带有可编程开关，通过自动布线实现各种电路的连接。实现程开关，通过自动布线实现各种电路的连接。实现FPGA内部的内部的CLB和和CLB之间、之间、CLB和和IOB之间的连接。之间的连接。XC4000系列采用分段互连资源结构，按相对长度系列采用分段互连资源结构，按相

22、对长度可分为单长线、双长线和长线等三种。可分为单长线、双长线和长线等三种。2输入输入/输出模块（输出模块（IOB）IOB主要由输入触发器、输入缓冲器和输出触发主要由输入触发器、输入缓冲器和输出触发/锁存器、输出缓冲器组成，每个锁存器、输出缓冲器组成，每个IOB控制一个引脚，它控制一个引脚，它们可被配置为输入、输出或双向们可被配置为输入、输出或双向I/O功能。功能。2022-8-2527四、四、CPLD与与FPGA的区别的区别CPLDFPGA内部结构ProducttermLookup Table程序存储内部EEPROMSRAM，外挂EEPROM资源类型组合电路资源丰富触发器资源丰富集成度低高使用

23、场合完成控制逻辑能完成比较复杂的算法速度慢快其他资源EAB，锁相环保密性可加密一般不能保密2022-8-2528nFPGAFPGA采用采用SRAMSRAM进行功能配置，可重复编程，但系统掉电后，进行功能配置，可重复编程，但系统掉电后，SRAMSRAM中的数据丢失中的数据丢失。因此，需在FPGA外加EPROM，将配置数据写入其中，系统每次上电自动将数据引入SRAM中。CPLD器件一般采用EEPROM存储技术，可重复编程，并且系统掉电后，EEPROM中的数据不会丢失，适于数据的保密。nFPGAFPGA器件含有丰富的触发器资源，易于实现时序逻辑器件含有丰富的触发器资源，易于实现时序逻辑，如果要求实现

24、较复杂的组合电路则需要几个CLB结合起来实现。CPLD的与或阵列结构，使其适于实现大规模的组合功能，但触发器资源相对较少。2022-8-2529nFPGAFPGA为细粒度结构，为细粒度结构，CPLDCPLD为粗粒度结构。为粗粒度结构。FPGA内部有丰富连线资源，CLB分块较小，芯片的利用率较高。CPLD的宏单元的与或阵列较大，通常不能完全被应用，且宏单元之间主要通过高速数据通道连接，其容量有限，限制了器件的灵活布线，因此CPLD利用率较FPGA器件低。nFPGA为非连续式布线，为非连续式布线，CPLD为连续式布线。为连续式布线。FPGA器件在每次编程时实现的逻辑功能一样，但走的路线不同走的路线

25、不同，因此延时不易控制延时不易控制，要求开发软件允许工程师对关键的路线给予限制。CPLD每次布线路径一样，CPLD的连续式互连结构利用具有同样长度的一些金属线实现逻辑单元之间的互连。连续式互连结构连续式互连结构消除了分段式互连结构在定时上的差异，并在逻辑单元之间提供快速且具有固定延时的通路。CPLD的延时较小。2022-8-2530五、大的五、大的PLD生产厂家生产厂家nalteraq最大的PLD供应商之一nxilinxqFPGA的发明者，最大的PLD供应商之一nlatticesemiqISP技术的发明者nactelq提供军品及宇航级产品2022-8-2531Altera 主流芯片1.主流主流

26、CPLD产品：产品：MAXII：新一代PLD器件,0.18um falsh工艺,2019年底推出,采用FPGA结构,配置芯片集成在内部,和普通PLD一样上电即可工作。容量比上一代大大增加,内部集成一片8Kbits串行EEPROM,增加很多功能。MAXII采用2.5v或者3.3v内核电压,MAXII G系列采用1.8v内核电压。早期的CPLD芯片主要有MAX3000、MAX7000系列。MAX II 器件家族器件家族 FeatureEPM240/GEPM570/GEPM1270/GEPM2210/G逻辑单元逻辑单元(LE)2405701,2702,210等效宏单元等效宏单元（Macrocell）

27、1924409801,700最大用户最大用户IO80160212272内置内置Flash大小大小(bit)8K8K8K8K管脚到管脚延时管脚到管脚延时(ns)3.6-4.53.6-5.53.6-6.03.6-6.52022-8-25322.主流主流FPGA产品产品Altera的主流FPGA分为两大类,一种侧重低成本应用,容量中等,性能可以满足一般的逻辑设计要求,如Cyclone,CycloneII;还有一种侧重于高性能应用,容量大,性能能满足各类高端应用,如Startix,StratixII等,用户可以根据自己实际应用要求进行选择。在性能可以满足的情况下,优先选择低成本器件。Cyclone（飓

28、风）（飓风）：Altera中等规模FPGA,2019年推出,0.13um工艺,1.5v内核供电,与Stratix结构类似,是一种低成本FPGA系列,是目前主流产品,其配置芯片也改用全新的产品。型号（型号（1.5V）逻辑单逻辑单元元锁锁相相环环M4K RAM 块块备备 注注EP1C32,910113每块每块RAM为为4Kbit,可以另可以另加加1位奇偶校位奇偶校验位验位EP1C44,000217EP1C65,980220EP1C1212,060252EP1C2020,0602642022-8-2533CycloneII：Cyclone的下一代产品,2019年开始推出,90nm工艺,1.2v内核供

29、电,属于低成本FPGA,性能和Cyclone相当,提供了硬件乘法器单元 Cyclone II 系列概览系列概览特特 性性 EP2C5 EP2C8 EP2C20 EP2C35 EP2C50 EP2C70逻辑单元（逻辑单元（LE）4,608 8,256 18,752 33,216 50,528 68,416 M4K RAM 块块 26 36 52 105 129 250 RAM 总量总量 119,808 165,888 239,616 483,840 594,432 1,152,000 嵌入式嵌入式1818乘乘法器法器 13 18 26 35 86 150 锁相环（锁相环（PLL）2 2 4 4

30、4 4 最大可用最大可用I/O管脚管脚 142 182 315 475 450 622 2022-8-2534Stratix：altera大规模高端FPGA,2019年中期推出,0.13um工艺,1.5v内核供电。集成硬件乘加器,芯片内部结构比Altera以前的产品有很大变化。1.5v逻辑单元逻辑单元 LE512bit RAM块块4Kbit RAM块块512K MegaRAM块块DSP块块备注备注EP1S1010570946016每个每个DSP块块可实现可实现4个个9x9乘乘法法/累累加器加器RAM块可块可以另加以另加奇偶校奇偶校验位验位EP1S201846019482210EP1S25256

31、60224138210EP1S3032470295171412EP1S4041250384183414EP1S6057120574292618EP1S8079040767364922EP1S120114140111852012282022-8-2535StratixII:Stratix的下一代产品,2019年中期推出,90um工艺,1.2v内核供电,大容量高性能FPGA Stratix II 系列概览系列概览功能功能 EP2S15 EP2S30 EP2S60 EP2S90 EP2S130 EP2S180 自适应逻辑模块（自适应逻辑模块（ALM）6,240 13,552 24,176 36,38

32、4 53,016 71,760 等效逻辑单元等效逻辑单元（LE）15,600 33,880 60,440 90,960 132,540 179,400 M512 RAM 块块(512 bits)104 202 329 488 699 930 M4K RAM 块块(4 Kbits）78 144 255 408 609 768 M-RAM 块块(512 K）0 1 2 4 6 9 总共总共 RAM bits419,328 1,369,728 2,544,192 4,520,448 6,747,840 9,383,040 DSP块（每个块（每个DSP包含包含4个个18x18乘法器）乘法器）12 16

33、 36 48 63 96 锁相环（锁相环（PLL）6 6 12 12 12 12 最大可用最大可用I/O管脚管脚 358 542 702 886 1,110 1,158 2022-8-2536Xilinx 主流芯片1.主流主流CPLD产品：产品：XC9500 Flash工艺PLD,常见型号有XC9536，XC9572，XC95144等。型号后两位表示宏单元数量。5v3.3v2.5v宏单元宏单元XC9536XC9536XLXC9536XV36XC9572XC9572XLXC9572XV72XC95108XC95108XLXC95108XV108XC95144XC95144XLXC95144XV1

34、44XC95288XC95288XLXC95288XV288 CoolRunner-II：1.8v低功耗PLD产品，简评：静态功耗很低，性能指标优于XC9500，主要用于用于电池供电系统，但使用者还不是非常广泛1.8v宏单元宏单元备备 注注XC2C3232XC2C6464XC2C128128XC2C256256XC2C384384XC2C5125122022-8-25372.主流主流FPGA产品产品Xilinx的主流FPGA分为两大类，一种侧重低成本应用，容量中等，性能可以满足一般的逻辑设计要求，如Spartan系列；还有一种侧重于高性能应用，容量大，性能能满足各类高端应用，如Virtex系列

35、，用户可以根据自己实际应用要求进行选择。在性能可以满足的情况下，优先选择低成本器件。Spartan-3/3L:新一代FPGA产品，结构与VirtexII类似，全球第一款90nm工艺FPGA，1.2v内核，于2019年开始陆续推出。简评：成本低廉，总体性能指标不是很优秀，适合低成本应用场合，是Xilinx未来几年在低端FPGA市场上的主要产品1.2vSlices18x18乘法器乘法器RAM块块备备 注注XC3S5076844每个每个RAM块容块容量是量是18KbitXC3S20019201212XC3S40035841616XC3S100076802424XC3S1500133123232XC3

36、S2000204804040XC3S4000276489696XC3S5000332801041042022-8-2538Spartan-3E：xilinx最新推出的低成本FPGA，基于Spartan-3/3L，对性能和成本进一步优化 器器 件件XC 3S100E XC 3S250E XC 3S500E XC 3S1200E XC 3S1600E Logic Cells 2,160 5,508 10,476 19,512 33,192 18x18 Multipliers 4 12 20 28 36 Block RAM Bits 72K 216K 360K 504K 648K Distribut

37、ed RAM Bits 15K 38K 73K 136K 231K DCMs 2 4 4 8 8 最大差分最大差分 I/O 对对 40 68 92 124 156 最大差单端最大差单端 I/O 108 172 232 304 376 2022-8-2539Virtex-4:xilinx最新一代高端FPGA产品，包含三个子系列：LX，SX，FX 简评：各项指标比上一代VirtexII均有很大提高，获得2019年EDN杂志最佳产品称号，从2019年年底开始，将逐步取代VirtexII，VirtexII-Pro,是未来几年Xilinx在高端FPGA市场中的最重要的产品1.2vSlicesRAM块块D

38、SP块块备备 注注4VLX1561444832每个每个RAM块容量是块容量是18Kbit，DSP块可以配置为块可以配置为1个个18x18乘法器，加法器或乘法器，加法器或累加器累加器4VLX251075272484VLX401843296644VLX6026624160644VLX8035840200804VLX10049152240964VLX16067584288964VLX20089088336962022-8-2540Virtex-II:2019年推出，0.15um工艺，1.5v内核，大规模高端FPGA产品简评：Xilinx比较成功的产品，目前在高端产品中使用广泛，新设计推荐用户转到Virtex-4器件上1.5vSlices18x18乘法器乘法器RAM块块备注备注XC2V4025644每个每个RAM块容量块容量是是18KbitXC2V8051288XC2V25015362424XC2V50030723232XC2V100051204040XC2V150076804848XC2V2000107705656XC2V3000143369696XC2V400023040120120XC2V600033792144144XC2V800046592168168